KR101097416B1 - 단채널 효과 감소를 위한 리세스 채널 플래시 아키텍처 - Google Patents
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Abstract
본 발명은 단채널 효과들 감소를 갖는 메모리 셀이 제공한다. 소스 영역(54) 및 드레인 영역(56)이 반도체 기판(58)에 형성된다. 트렌치 영역(59)이 소스 영역과 드레인 영역 사이에 형성된다. 리세스된 채널 영역(52)이 트렌치 영역, 소스 영역 및 드레인 영역 아래에 형성된다. 게이트 절연층(60)이 리세스된 채널 영역 위에, 소스 영역과 드레인 영역 사이에 있는 반도체 기판의 트렌치 영역에 형성된다. 제어 게이트층(70)이 반도체 기판의 리세스된 채널 영역 위에 형성되는데, 여기서 제어 게이트층은 게이트 절연층에 의해 리세스된 채널 영역으로부터 분리된다.
게이트 절연층, 부동 게이트층, 리세스된 채널 영역, 제어 게이트층.
Description
본 발명은 일반적으로 플래시 메모리 디바이스들 및 이들의 제조 방법들에 관한 것으로서, 보다 구체적으로는, 단채널 효과가 감소된 플래시 메모리 및 그 형성 방법들에 관한 것이다.
현재 집적 회로 제조에서의 파급적인 추세는 가능한한 소형의 메모리 셀들과 같은 반도체 디바이스들을 생산하는 것이다. 일반적으로 전계 효과 트랜지스터(FET)로부터 형성되는 전형적인 메모리 셀은 반도체 기판에 N-타입 또는 P-타입 불순물들을 주입함으로써 반도체 기판의 활성 영역에 형성되는 소스 및 드레인을 포함한다. 채널(또는 바디(body)) 영역은 소스와 드레인 사이에 놓여진다. 게이트 전극은 바디 영역 위에 놓여진다. 게이트 전극 및 바디는 게이트 절연층에 의해 이격된다. 메모리 셀들은 벌크 형태(예를 들어, 실리콘 기판에 형성된 활성 영역) 또는 반도체-온-인슐레이터(SOI)(예를 들어, 절연층상에 놓여진 실리콘 박막(film), 여기서, 절연층은 실리콘 기판상에 놓여진다)로 형성될 수 있다.
더 작은 트랜지스터들을 제조하게 되면 더 많은 트랜지스터들이 비교적 작은 다이 영역에서 비교적 큰 회로 시스템들의 형성을 위한 단일 모노리식 기판 상에 위치될 수 있지만, 이러한 스케일축소는 다수의 성능 저하 효과들을 초래할 수 있다. 비교적 짧은 길이의 채널을 갖는 FET 디바이스들에서, FET는 단채널 효과들(SCE)로서 불리는 많은 바람직하지 않은 전기적 특성들을 겪을 수 있다. SCE는 일반적으로 게이트가 채널 영역을 적절하게 제어하지 못하는 때에 발생하며, 드레쉬홀드 전압(Vt) 롤-오프(roll-off), 오프 전류(Ioff) 롤-업(roll-up) 및 드레인 유도 장벽 저하(DIBL)를 포함할 수 있다. 물리적 치수들이 감소함에 따라, SCE는 더욱 심각하게 되었다. SCE는 FET 디바이스들에서 사용되는 결정성 물질들의 본질적인 특성들의 결과이다. 즉, 소스/바디 및 드레인/바디 접합들에서의 밴드 갭(band gap) 및 내부 전위(built-in potential)는 채널 길이 감소와 같은 물리적 디바이스 치수들의 감소로 스케일 될 수 없다.
SCE를 최소화하는데 사용되는 전형적인 기법은 소스/드레인 영역들의 일부로서 확장부들을 갖는 FET들을 제조하는 것이다. 확장부들은 일반적으로 종래기술에서 알려진 바와같이 LDD(lightly doped drain) 기법을 사용하여 형성된다.
하지만, 종래기술에서, SCE가 감소된 메모리 셀들과 같은 반도체 디바이스들 및 이러한 반도체 디바이스들을 만드는 제조 기법들에 대한 필요가 여전히 존재한다.
상기 내용의 견지에서, 본 발명의 일 양상은 적어도 하나의 트렌치가 기판 표면에 형성된 반도체 기판과, 반도체 기판의 각 트렌치의 바닥부에 형성되는 제 1 도전성 타입 반도체의 리세스된 채널 영역(recessed channel region)과, 반도체 기판의 각 트렌치의 대향 측들상에 형성되는 제 2 도전성 타입 반도체의 소스 영역 및 드레인 영역과, 반도체 기판상에 형성되는 게이트 절연층과, 여기서 상기 게이트 절연층은 트렌치 바닥부와 측벽들을 따라 형성되며, 그리고 리세스된 채널 영역 위의 게이트 절연층 위에 형성되는 제어 게이트층을 포함하는 메모리 셀에 관한 것이다.
본 발명의 제 2 양상은 반도체 기판에 적어도 하나의 트렌치를 형성하는 단계와, 반도체 기판의 각 트렌치 바닥부에 제 1 도전성 타입 반도체의 리세스된 채널 영역을 형성하는 단계와, 반도체 기판의 각 트렌치의 대향 측들상에 제 2 도전성 타입 반도체의 소스 영역 및 드레인 영역을 형성하는 단계와, 반도체 기판상에 게이트 절연층을 형성하는 단계와, 여기서 상기 게이트 절연층은 트렌치의 바닥부와 측벽들을 따라 형성되며, 그리고 리세스된 채널 영역 위의 게이트 절연층 위에 제어 게이트층을 형성하는 단계를 포함하는 메모리 셀 제조 방법에 관한 것이다.
본 발명의 다른 목적들, 특징들 및 이점들이 하기의 상세한 설명으로부터 자명하게 될 것이다. 상세한 설명 및 특정 실시예들이 본 발명의 바람직한 실시예들을 나타내지만, 이는 단지 예시로서 제공되는 것이며, 본 발명을 벗어남이 없이 다양한 변형들이 수행될 수 있음은 당연하다.
도 1A는 본 발명의 실시예(부동 게이트 타입)에 따라 리세스된 채널을 갖는 메모리 셀의 단면도이다.
도 1B는 도 1A에서 예시된 실시예에 따라 게이트간 절연층(intergate dielectric layer)의 산화물-질화물-산화물(ONO) 층을 보여주는 단면도이다.
도 2는 도 1A에 예시된 실시예에 따라 메모리 셀의 제조에서 예시적 공정 단계들을 보여주는 흐름도이다.
도 3A는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3B는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3C는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3D는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3E는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3F는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 3G는 도 1A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 4A는 본 발명의 다른 실시예(MirrorBit 타입)에 따라 리세스된 채널을 갖는 메모리 셀의 단면도이다.
도 4B는 도 4A에 예시된 실시예에 따라 게이트 절연층의 산화물-질화물-산화물(ONO) 층을 보여주는 단면도이다.
도 5는 도 4A에 예시된 실시예에 따라 메모리 셀 제조의 예시적 프로세싱 단계를 보여주는 흐름도이다.
도 6A는 도 4A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 6B는 도 4A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 6C는 도 4A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 6D는 도 4A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
도 6E는 도 4A에 예시된 실시예에 따라 메모리 셀 제조 단계를 보여주는 단면도이다.
하기 내용은 첨부 도면들과 관련된 본 발명의 상세한 설명인데, 여기서 도면 전체에 걸쳐 동일 참조 번호들은 동일 요소들을 나타낸다.
도 1A를 참조하면, 본 발명의 실시예에 따른 메모리 셀(50)이 도시된다. 메모리 셀(50)은 N-도전성 소스 영역(54)과 N-도전성 드레인 영역(56) 아래에 놓여진 가볍게 도핑된(lightly doped) P-도전성의 리세스된 채널 영역(52)을 포함한다. 소스 영역(54)과 드레인 영역(56)은 웨이퍼(58) 표면으로부터 리세스된 채널 영역(52)까지 확장된다. 트렌치 영역(59)이 기판의 리세스된 채널 영역(52) 위에, 소스 영역(54)과 드레인 영역(56) 사이에 형성된다. 게이트 절연층(60)은 트렌치 영역(59)의 바닥부와 측벽들을 따라 형성되며, 따라서 예를 들어, 도 1A에 도시된 바와같이 트렌치 영역(59)의 "트렌치 형성"을 유지한다. 게이트 절연층(60)은 예를 들어, SiO2를 포함할 수 있다.
게이트 절연층(60) 위에 예를 들어, 폴리실리콘 부동 게이트층과 같은 부동 게이트층(68)이 놓여진다. 부동 게이트층(68)은 트렌치 영역(59)에 상주한다. 부동 게이트층(68) 위에 예를 들어, 폴리실리콘 제어 게이트와 같은 제어 게이트층(70)이 있게 된다. 제어 게이트층(70)과 부동 게이트층(68) 사이에 게이트간 절연층(72)이 분포(disperse)되어 있는데, 이는 부동 게이트층(68)으로부터 제어 게이트층(70)을 절연시킨다. 일 실시예에서, 게이트간 절연층은 산화물-질화물-산화물(ONO) 층이다. ONO로 구성되는 게이트 절연층들은 종래기술에서 잘 알려져 있으며, 본원에서 상세히 설명되지 않는다. 도 1B를 참조하면, ONO 층(72)은 최상부 실리콘 이산화물층(72a)과 바닥부 실리콘 이산화물층(72c) 사이에 끼워져 있는 실리콘 질화물층(72b)을 포함한다.
메모리 셀(50)이 벌크 실리콘 기판상에 구현되지만, 본 발명은 또한 예를 들어, SOI 기술을 사용하여 구현될 수 있음을 기술분야의 당업자는 알 수 있을 것이다.
기술분야의 당업자에 의해 알려진 바와같이, FET(예를 들어, 메모리 셀)가 스케일축소되는 때에, FET의 채널 길이는 감소하며, FET는 단채널 효과(SCE)로서 알려진, 바람직하지않은 전기적 특성들을 겪게된다.
SCE는 바람직하지않은 현상인데, 여기서 채널 길이가 감소함에 따라, 드레인 전압에 의해 영향받은 영역은 게이트 전극 바로 아래 영역을 커버하도록 증가하며, 반도체 기판 표면의 전위를 떨어뜨리며, 이에 따라 드레쉬홀드 전압 변화들(강하) 및 실제 채널 길이 감소를 발생시킨다. SCE는 디바이스 물리적 치수들, 보다 구체적으로는 FET 채널 길이가 스케일축소됨에 따라 심각하게 된다. 이러한 결과는 접합들에서 밴드 갭 및 내부 전위가 (실리콘과 같은) 결정성 물질들의 본질적인 특성(상수)이며, 디바이스 치수들에서의 추가의 감소에 의해 스케일 될 수 없다는 사실 때문이다.
SCE가 심각하게 되는 때에, 드레인 전류는 소스와 드레인 사이에 누설 전류 증가를 야기하는 소위 펀치-쓰루 현상 때문에 더 이상 게이트 전압에 의해 제어되지 않는다. 따라서, 펀치-쓰루는 메모리 셀의 전송 게이트에서 예를 들어, 메모리 보유 성능 저하를 야기한다.
유사하게 스케일된 디바이스들에 비교할 때에, 본 발명의 리세스된 채널 영역(52)은 종래기술 구성에 비해 채널 길이 증가를 허용함으로써 SCE를 감소시킨다. 특히, 본 발명의 리세스된 채널 영역(52)은 소스 영역(54)과 드레인 영역(56)간의 거리에 국한되지 않는다. 보다 구체적으로는, 채널 영역(52)이 소스 영역(54)과 드레인 영역(56) 아래에 있기 때문에, 채널 영역(52)은 소스 영역(54)과 드레인 영 역(56) 한계들 너머로, 예를 들어 소스 영역과 드레인 영역 아래로 확장할 수 있으며, 본질적으로 "U" 형상 채널을 형성한다.
도 3A 내지 3G의 단면도들과 관련된 도 2의 흐름도(100)를 참조하면, 메모리 셀들(50) 제조를 위한 예시적 프로세싱 단계들이 도시된다. 프로세스는 단계(102)에 도시된 바와같이 반도체 물질층(58)으로 시작된다. 단계(104)에서, 소스 영역들(54) 및 드레인 영역들(56)이 도 3A에 도시된 바와같이 반도체 웨이퍼(58)에 형성된다. 소스 영역들(54)과 드레인 영역들(56)을 형성하는 일반적인 방법들은 소스 드레인 채널 마스크로 반도체 웨이퍼(58)의 최상부 영역을 마스킹하는 단계와 N+ 도펀트들을 주입하여 N+ 소스 영역들(54)과 N+ 드레인 영역들(56)을 제공하는 단계를 포함한다. 급속 열 어닐(RTA)이 소스 영역들(54)과 드레인 영역들(56)을 활성화하는데에 수행될 수 있다. 소스 영역들(54)과 드레인 영역들(56) 형성을 위한 이러한 도펀트의 주입 및 활성화를 위한 프로세스들은 집적회로 제조분야의 당업자에게 공지되어 있다. P-채널 메모리 셀이 설명되지만, 메모리 셀은 단지 예시적인 것이며, N-채널 및/또는 P-채널 디바이스들 모두가 웨이퍼(58)상에 형성될 수 있음을 기술분야의 당업자가 이해할 것이다.
단계(106)에서, 트렌치들(59)이 도 3B에 도시된 바와같이 각 소스 영역들(54)과 드레인 영역들(56) 사이에 형성된다. 예를 들어, 웨이퍼(58) 표면 위에 실리콘 질화물 마스크를 형성하여 트렌치들(59)에 대응하는 영역을 정의하고 노출함으로써 실리콘 디바이스 층이 식각된다. 이후에, 웨이퍼(58) 최상부 표면상에 실리콘 질화물층을 증착하고, 메모리 셀 위에 실리콘 질화물 마스크를 형성하기 위해 종래 포토리소그래피 기법들을 사용하여 실리콘 질화물을 패턴화 및 식각함으로써 실리콘 질화물층이 형성된다. 일단 마스킹되면, 브롬화수소(Hbr)와 같은 식각 화합물에 의한 이방성 식각이 영역들에서 트렌치들(59)을 식각하는데에 사용된다.
단계(110)에서, 게이트 절연층(60)이 트렌치 영역들(59)의 바닥부와 측벽들을 따라 형성된다. 각 게이트 절연층(60)은 도 3C에 도시된 바와같이 각 트렌치 영역(59)의 트렌치 형상을 유지한다. 게이트 절연층들은 50 옹스트롬 내지 150 옹스트롬 정도의 두께를 가지며, 예를 들어 실리콘 이산화물을 사용하여 형성된다. 일 실시예에서, 게이트 절연층들은 대략 100 옹스트롬의 두께를 갖는다. 종래 게이트 절연층(60) 생성 기법들은 SiH4 또는 TEOS와 같은 화합물을 사용하는 단계와 열산화(thermal oxidation)를 수행하여 이러한 화합물을 산화시켜 실리콘 이산화물을 형성하는 단계를 포함한다. 기술분야의 당업자에게 알려진 다른 기법들이 또한 사용될 수 있다.
단계(112)에서, 부동 게이트들(68)이 도 3D에 도시된 바와같이 형성된다. 부동 게이트들(68)은 트렌치 영역들(59)에서 형성되며, 각 부동 게이트(68)는 실질적으로 각 트렌치 영역(59) 모두를 차지한다. 예를 들어, 부동 게이트들은 전형적으로 게이트 절연층의 노출면들 위에 도핑된 폴리실리콘의 콘포멀 층(conformal layer)을 증착함으로써 형성된다. 도핑된 폴리실리콘 층은 전형적으로 종래 화학 기상 증착(CVD) 또는 플라즈마 인핸스드 화학 기상 증착(PECVD) 기법 등을 사용하여 형성된다. 부동 게이트층(59)은 이후에 웨이퍼 표면(58)으로부터 선택적으로 제거된다.
단계(114)를 참조하면, 게이트간 절연층(59)이 도 3E에 도시된 바와같이 형성된다. 상술한 바와같이, 일 실시예에서, 게이트간 절연층(72)은 ONO 층이며, 예를 들어, 실리콘 이산화물(72c)의 바닥부 박막, 실리콘 질화물(72b)의 중간 박막, 및 실리콘 이산화물(72a)의 최상부 박막과 같은 복수의 박막들을 포함한다. ONO 층(72)은 종래 증착 기법들을 사용하여 부동 게이트들(68) 위에 형성된다. 실리콘 질화물층(77b)은 예를 들어, 대략 40 내지 80 옹스트롬의 두께로 형성된다. 바닥부 실리콘 이산화물층(72c)은 30 내지 70 옹스트롬의 두께로 형성되며, 최상부 실리콘층은 예를 들어, 대략 30 내지 70 옹스트롬의 두께로 형성된다. 기술분야에서 알려진 바와같이, ONO 층(72)은 3 단계의 프로세스에 의해 형성되는데, 이는 부동 게이트층(68) 위에 실리콘 이산화물의 제 1 박막을 형성하는 단계와, 실리콘 이산화물 상에 실리콘 질화물의 박막을 증착하는 단계와, 그리고 실리콘 질화물 박막 상에 실리콘 이산화물의 제 2 박막을 증착하는 단계를 포함한다.
단계(116)에서, 제어 게이트층(70)이 도 3F에 도시된 바와같이 형성된다. 제어 게이트층(70)의 형성은 예를 들어, 기술분야의 당업자에게 알려진 바와같이 저압 화학 기상 증착을 사용하여 게이트간 절연층(72) 표면상에 폴리실리콘 물질층을 증착하는 단계를 포함한다.
단계(118)에서, 게이트 스택들(74)이 도 3G에 도시된 바와같이 형성된다. 제어 게이트층(70) 및 게이트간 절연층(72)은 예를 들어, 잘 알려진 포토리소그래피 및 선택적 식각 방법들에 의해 선택적으로 제거되어 바람직한 위치에 게이트 스택들(74)을 형성한다. 적합한 식각 방법의 예는 반응성 이온 식각(RIE)이며, 이는 적절한 식각액(etchant)을 사용한다. 기술분야에 알려진 바와같이 다종 다양의 다른 적합한 게이트 구조들이 단계(118)에서 형성될 수 있다.
게이트(70)의 생성은 채널 영역(52)을 정의하는데, 이는 예를 들어, 도 3G에 도시된 바와같이 메모리 셀(50)의 소스 영역(54)과 드레인 영역(56) 아래에 형성된다. 채널 영역(52)은 게이트(70)의 일 함수(work function)에 의해 제어된다.
비록 도시되지는 않았지만은, 최종 프로세싱 단계들은 단계(120)에서 수행된다. 예를 들어, 메모리 셀(50)에 전기적 연결을 확립하기 위한 전극 접촉들이 형성될 수 있다. 메모리 셀(50)에는 제어 게이트(70)에 전기적 연결을 확립하기 위해 게이트 전극 접촉이 제공된다. 필요한 경우에, 소스 및 드레인 접촉들이 또한 제공될 수 있다. 캡 층(또는 패시베이션 층(passivation layer)), 비아들, 도전체 라인들과 같은 다른 구성요소들, 및 웨이퍼(58)상에 형성된 디바이스들을 배선하는 임의의 다른 적절한 구성요소들이 또한 제공될 수 있다.
상술된 실시예는 반도체 기판 내에 리세스된 채널 영역을 갖는 메모리 셀에 중점을 두고 있다. 보다 구체적으로는, 본 실시예는 소스 영역과 드레인 영역 아래에 형성된 리세스된 채널 영역을 이용하여 메모리 셀을 구현한다. 리세스된 채널은 종래기술 채널 설계들을 구현하는 유사하게 스케일된 디바이스들과 비교할 때에 채널 영역을 보다 신장되게 함으로써 SCE를 감소시킨다.
메모리 셀(50)은 제어 게이트(70)에 양의 전압(대략 20볼트)을 인가함과 아울러 소스 영역(54)을 접지에, 드레인 영역(56)을 소스 영역(54)보다 높은 소정의 전위에 연결함으로써 프로그래밍된다. 게이트 절연층(60)에 걸친 결과적인 높은 전계가 "파울러-놀드하임(Fowler-Nordheim)" 터널링으로 불리는 현상을 발생시킨다. 이러한 프로세스 동안에, 코어 셀의 리세스된 채널 영역(52)에서의 전자들은 게이트 절연층을 통해 부동 게이트(68)로 터널링하며, 부동 게이트에서 포획되는데, 이는 부동 게이트가 게이트간 절연층(72) 및 게이트 절연층(60)에 의해 둘러싸이기 때문이다. 대안적으로, 양의 전압이 드레인 영역(54)에 인가되고, 소스 영역(54)은 접지에 연결된다. 따라서, 측방향 전계가 설정되어 전자들을 소스 영역에서 드레인 영역으로 가속시킨다. 이 전자들은 드레인 영역에 접근하여 채널 핫 전자(hot electron)들이 되는 때에 에너지를 획득한다. 그 동안에, 양의 전압(대략 7 내지 10 볼트)이 제어 게이트(70)에 인가됨과 아울러 수직 전계가 설정되어 드레인 영역(56) 근처의 핫 전자들을 끌어당겨 실리콘 산화물 장벽을 넘어 부동 게이트(68)로 점프하게 한다. 포획된 전자들로 인해, 셀의 드레쉬홀드 전압은 증가한다. 이러한 포획된 전자들에 의해 생성된 셀의 드레쉬홀드 전압(및 이에 따른 채널 도전성)의 변화가 셀이 프로그래밍되게 하는 것이다.
메모리 셀(50)을 소거하기 위해, 양의 전압(8 내지 10 볼트)이 소스 영역(54)에 인가되며, 제어 게이트(70)는 음의 전위(-8 내지 -10 볼트)에서 유지되며, 드레인 영역(56)은 부동한다. 이러한 조건들 하에서, 부동 게이트(68)와 소스 영역(54) 사이의 게이트 절연층(60)에 걸쳐 전계가 전개된다. 부동 게이트에서 포획된 전자들은 소스 영역(또는 채널 영역)을 오버라잉(overlying)하는 부동 게이트 부분 쪽으로 흘러(flow) 여기에 밀집되며, 게이트 절연층을 통한 파울러-놀드하임 터널링에 의해 부동 게이트로부터 소스 영역 내로 이끌려 들어간다. 전자들이 부동 게이트로부터 제거되기 때문에, 셀은 소거된다.
메모리 셀(50)을 판독하는 종래 기법은 제어 게이트(70)에 판독 전압들(3 내지 5 볼트)을, 드레인 영역(56)에 전압(0.1 내지 1 볼트, 전형적으로 0.5 볼트)을, 그리고 소스 영역(54)에 접지를 인가하는 것이다. 이것은 프로그래밍하는 방법과 유사한데, 그 차이는 프로그래밍하는 동안 인가되는 전압 레벨보다 판독하는 동안 인가되는 전압 레벨이 더 낮다는 것이다. 부동 게이트가 도전성이기 때문에, 포획된 전하는 전체 부동 도전체에 걸쳐 균일하게 분포된다. 따라서, 프로그래밍된 디바이스에서, 전체 채널에 대한 드레쉬홀드는 높으며, 판독 프로세스는 대칭적으로 된다. 전압이 드레인에 인가되고, 소스가 접지되거나 그 반대의 경우인지는 중요하지 않다.
도 4A를 참조하면, 본 발명의 다른 실시예에 따른 메모리 셀(150)이 예시된다. 메모리 셀(150)은 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS) 디바이스이며, N-도전성 소스 영역(154)과 N-도전성 드레인 영역(156) 아래에 놓여진 가볍게 도핑된(lightly doped) P-도전성의 채널 영역(152)을 포함한다. 소스 영역(154)과 드레인 영역(156)은 웨이퍼(158) 표면으로부터 리세스된 채널 영역(152)으로 확장한다. 트렌치 영역(159)은 기판의 리세스된 채널 영역(152) 위에, 소스 영역(154)과 드레인 영역(156) 사이에 형성된다. 게이트 절연층(160)이 트렌치 영역(159)의 바닥부와 측벽들을 따라 형성되며, 따라서 예를 들어, 도 4A에서 도시된 바와같이 트렌치 영역(159)의 "트렌치 형상"을 유지한다. 게이트 절연층(160)은 100 옹스트롬 내지 300 옹스트롬 정도의 두께를 가지며, 전형적으로 예를 들어, 대략 200 옹스트롬이다.
게이트 절연층(160)은 도 4B에 도시된 바와같이 2개의 절연층들(160a, 160c) 및 전하 포획층(160b)을 포함한다. 일 실시예에서, 게이트 절연층(160)은 ONO 층이다. 게이트 절연층(160)은 트렌치 영역(159)에 형성되어, 절연층들(160a, 160c)이 게이트 절연층(160) 위와 그 아래의 전하 포획층(160b)을 절연시킨다. 예를 들어, 트렌치 영역(159)의 하부(floor)(159a)를 따라, 각 층(160a, 160b, 160c)은 실질적으로 하부(159a)와 평행하게 된다. 게이트 절연층(160)이 트렌치 영역(159)의 측벽들(159b)을 따라 형성되기 때문에, 각 층(160a, 160b, 160c)은 실질적으로 측벽들(159b)과 평행하게 된다. 소스 접합(164) 및 드레인 접합(166)에서, 각 층(160a, 160b, 160c)은 실질적으로 웨이퍼(158)의 최상부 면과 평행하게 된다. 더욱이, 게이트 절연층(160)은 메모리 셀(150)의 소스 영역(154) 및 드레인 영역(156) 위로 확장하여, 전하 포획층(160b)이 소스 영역(154) 및 드레인 영역(156)과 접촉하는 것을 방지한다.
게이트 절연층(160) 위에 예를 들어, 폴리실리콘 제어 게이트층과 같은 제어 게이트층(170)이 놓여진다. 제어 게이트층(170)은 소스 영역(154)과 드레인 영역(156) 사이의 게이트 절연층(160)에 의해 형성된 트렌치 영역(159) 내부와 그 위에 상주한다.
메모리 셀(150)이 벌크 실리콘 기판상에 구현되지만, 본 발명이 예를 들어, SOI 기법을 사용하여 구현될 수 있음을 기술분야의 당업자는 이해할 것이다.
상술한 바와같이, FET(예를 들어, 메모리 셀)가 스케일축소되기 때문에, FET 채널 길이는 감소되며, FET는 단채널 효과(SCE)로서 알려진 바람직하지않은 전기적 특성들을 겪게된다.
유사하게 스케일된 디바이스들에 비교할 때에, 본 발명의 리세스된 채널 영역(152)은 종래기술 구성들에 비해 채널 길이 증가를 허용함으로써 SCE를 감소시킨다. 특히, 본 발명의 리세스된 채널 영역(152)은 소스 영역(154)과 드레인 영역(156) 사이의 거리에 국한되지 않는다. 보다 구체적으로는, 리세스된 채널 영역(152)이 소스 영역(154)과 드레인 영역(156) 아래에 있기 때문에, 채널 영역(152)은 소스 영역(154)과 드레인 영역(156)의 한계를 넘어 확장하여 "U" 형상 채널을 형성할 수 있으며, 이에 따라 유사하게 스케일된 종래기술 구성보다 신장된 채널을 생성시킨다.
도 6A 내지 6E의 단면도들과 관련된 도 5의 흐름도(200)를 참조하면, 메모리 셀들(150)을 제조하는 예시적 프로세싱 단계들이 도시된다. 프로세스는 단계(202)에서 도시된 바와같이 반도체 물질층(158)으로 시작한다. 단계(204)에서, 소스 영역들(154) 및 드레인 영역들(156)이 도 6A에 도시된 바와같이 반도체 웨이퍼(158)에 형성된다. 소스 영역들(154)과 드레인 영역들(156)을 형성하는 일반적인 방법들은 소스 드레인 채널 마스크로 반도체 웨이퍼(158)의 최상부 영역을 마스킹하는 단계와 N+ 도펀트들을 주입하여 N+ 소스 영역들(154)과 N+ 드레인 영역들(156)을 제공하는 단계를 포함한다. 급속 열 어닐(RTA)이 소스 영역들(154)과 드레인 영역들(156)을 활성화하는데에 수행될 수 있다. 소스 영역들(154)과 드레인 영역들(156) 형성을 위한 이러한 도펀트의 주입 및 활성화를 위한 프로세스들은 집적회로 제조분야의 당업자에게 공지되어 있다. P-채널 메모리 셀이 설명되지만은, 메모 리 셀은 단지 예시적인 것이며, N-채널 및/또는 P-채널 디바이스들 모두가 웨이퍼(158)상에 형성될 수 있음을 기술분야의 당업자가 이해할 것이다.
단계(206)에서, 트렌치 영역(159)이 도 6B에 도시된 바와같이 각 소스 영역들(154)과 드레인 영역들(156) 사이에 형성된다. 예를 들어, 웨이퍼(158) 표면 위에 실리콘 질화물 마스크를 형성하여, 트렌치 영역들(159)에 대응하는 영역을 정의하고 노출함으로써 실리콘 디바이스 층이 식각된다. 이후에, 웨이퍼(158) 최상부 표면상에 실리콘 질화물층을 증착하고, 메모리 셀 위에 실리콘 질화물 마스크를 형성하기 위해 종래 포토리소그래피 기법들을 사용하여 실리콘 질화물을 패턴화 및 식각함으로써 실리콘 질화물층이 형성된다. 일단 마스킹되면, 브롬화수소(Hbr)와 같은 식각 화합물에 의한 이방성 식각이 영역들에서 트렌치들(159)을 식각하는데에 사용된다.
단계(210)에서, 게이트 절연층(160)이 형성된다. 게이트 절연층(160)은 도 6C에 도시된 바와같이 트렌치 영역(159) 형상과 일치하도록 형성된다. 더욱이, 게이트 절연층은 소스 영역들(154)과 드레인 영역들(156) 위에 형성될 수 있다. 일 실시예에서, 게이트 절연층은 ONO 층(160)을 사용하여 형성된다. ONO 층(160)은 대략 100 내지 300 옹스트롬 두께로 종래 증착 기법들을 사용하여 형성된다. 실리콘 질화물층(160b)이 예를 들어, 대략 40 내지 100 옹스트롬 두께로 형성된다. 바닥부 실리콘 이산화물층(160c)이 대략 30 내지 100 옹스트롬 두께로 형성되며, 최상부 실리콘 질화물층(160a)이 예를 들어, 대략 40 내지 100 옹스트롬 두께로 형성된다. 종래기술에서 알려진 바와같이, ONO 층(160)은 3단계의 프로세스에 의해 형성되는 데, 이는 실리콘 이산화물의 제 1 박막을 형성하는 단계와, 실리콘 이산화물 상에 실리콘 질화물 박막을 증착하는 단계와, 이후에 실리콘 질화물 박막 위에 실리콘 이산화물의 제 2 박막을 증착하는 단계를 포함한다. 다른 실시예에서, 질화물층 상부에 있는 제 2 산화물층은 예를 들어, Al2O3와 같은 하이-K(high-K) 물질로 교체될 수 있다. 본원에서 사용되는 바와같이, "표준-K(standard-K) 유전 물질"은 10 이하의 비유전율을 갖는 물질, 또는 물질의 스택을 나타내며, "하이-K 유전 물질"은 대략 10 또는 그 이상의 비유전율을 갖는 물질 또는 물질들의 스택을 나타낸다.
단계(212)에서, 제어 게이트층(170)은 도 6D에 도시된 바와같이 형성된다. 제어 게이트층(170)은 실질적으로 잔여 트렌치 영역(159) 모두를 차지하며, 웨이퍼(158) 표면 위로 확장할 수 있다. 제어 게이트층(170)의 형성은 예를 들어, 기술분야의 당업자에게 알려진 바와같이 저압 화학 기상 증착을 사용하여 제어 게이트층(160) 표면상에 폴리실리콘 물질층을 증착하는 단계를 포함한다.
단계(214)에서, 게이트 스택들(174)이 도 6E에 도시된 바와같이 형성된다. 제어 게이트층(170) 및 게이트 절연층(159)은 예를 들어, 잘 알려진 포토리소그래피 및 선택적 식각 방법들에 의해 선택적으로 제거되어, 바람직한 위치에 게이트 스택들(174)을 형성할 수 있다. 적합한 식각 방법의 예는 반응성 이온 식각(RIE)인데, 이는 적절한 식각액을 사용한다. 기술분야에 알려진 바와같이 다종 다양의 다른 적합한 게이트 구조들이 단계(214)에서 형성될 수 있다.
게이트(170)의 생성은 채널 영역(152)을 정의하는데, 이는 예를 들어, 도 6E 에 도시된 바와같이 메모리 셀(150)의 소스 영역(154)과 드레인 영역(156) 아래에 형성된다. 채널 영역(152)은 게이트(170)의 일 함수에 의해 제어된다.
비록 도시되지는 않았지만, 최종 프로세싱 단계들은 단계(216)에서 수행된다. 예를 들어, 메모리 셀(150)에 전기적 연결을 확립하기 위한 전극 접촉들이 형성될 수 있다. 메모리 셀(150)에는 제어 게이트(70)에 전기적 연결을 확립하기 위해 게이트 전극 접촉이 제공된다. 필요한 경우에, 소스 및 드레인 접촉들이 또한 제공될 수 있다. 캡 층(또는 패시베이션 층), 비아들, 도전체 라인들과 같은 다른 구성요소들, 및 웨이퍼(158)상에 형성된 디바이스들을 배선하는 임의의 다른 적절한 구성요소들이 또한 제공될 수 있다.
제 1 실시예에서와 같이, 상술된 실시예는 반도체 기판 내에 리세스된 채널 영역을 갖는 메모리 셀을 중심으로 설명되었다. 보다 구체적으로는, 본 실시예는 소스 영역과 드레인 영역 아래에 형성된 리세스된 채널 영역을 이용하여 메모리 셀을 구현한다. 리세스된 채널은 종래기술 채널 설계들을 구현하는 유사하게 스케일된 디바이스들과 비교할 때에 채널 영역을 보다 신장되게 함으로써 SCE를 감소시킨다.
메모리 셀(150)은 제어 게이트(170)에 전압(7 내지 10 볼트)을 및 드레인 영역(156)(또는 소스 영역)에 (4 내지 6 볼트)를 인가하여, 수직 및 측방향 전계를 생성시켜 전자들을 소스 영역(154)(또는 드레인 영역)으로부터 리스세된 채널(152) 길이를 따라 가속시킨다. 전자들이 채널을 따라 이동하기 때문에, 이들 중 일부는 충분한 에너지를 획득하여 바닥부 실리콘 이산화물층(160c) 전위 장벽을 넘어 점프하며, 실리콘 질화물층(160b)에서 포획된다. 많은 전자들이 질화물층(160b)에 주입 되기 때문에, 포획된 전하 영역 아래의 소스 영역(154)과 드레인 영역(156) 근처의 채널 부분의 드레쉬홀드 전압은 증가한다.
메모리 셀(150)은 소거될 수 있는데, 이는 게이트(170)에 음의 전위(-4 내지 -8 볼트)를, 드레인 영역(156)에 양의 전압(4 내지 8 볼트)을 동시에 인가하고, 이에 따라 드레인 영역 근처의 밴드 밴딩(band bending)이 영역에 핫 홀(hot hole)들을 생성하며, 게이트 및 드레인 전압들에 의해 확립된 수직 전계하에서, 이러한 핫 홀들이 산화물 장벽을 넘어 점프하여, 질화물 저장층에 포획되어, 프로그래밍 동작 동안에 여기서 포획된 전자들을 중성화시킴으로써 된다.
메모리 셀(150)을 판독하는 종래 기법은 제어 게이트(170)에 판독 전압들(3 내지 5 볼트)을, 드레인 영역(156)에 전압(1 내지 2 볼트)을, 그리고 소스 영역(154)에 접지를 인가하는 것이다. 이것은 프로그래밍하는 방법과 유사한데, 그 차이는 프로그래밍하는 동안 인가되는 전압 레벨보다 판독하는 동안 인가되는 전압 레벨이 더 낮다는 것이다. 전하 포획층이 비-도전성이기 때문에, 포획된 전하는 드레인 또는 소스 영역 근처에 배치된다. 따라서, 하나의 셀에 두 비트들이 저장될 수 있다. 따라서, 프로그래밍된 디바이스에서, 소스 영역 또는 드레인 영역에 대한 드레쉬홀드가 높아지게 된다. 적합한 판독 전압을 드레인 또는 소스 영역에 인가함으로써, 두 비트들이 개별적으로 판독될 수 있다.
본 발명의 특정 실시예들이 상세히 설명되었지만, 본 발명의 범위가 실시예들에만 한정되지 않으며, 첨부된 청구항들의 사상 및 용어(terms) 내에 드는 모든 변화들, 변형들 및 등가물들을 포괄한다.
Claims (13)
- 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS) 메모리 셀로서,반도체 기판(58)과, 여기서 상기 반도체 기판의 표면에 적어도 하나의 트렌치(59)가 형성되고;상기 반도체 기판의 각각의 트렌치의 바닥부에 형성되는 제 1 도전성 타입 반도체의 리세스된 채널 영역(recessed channel region)(52)과;상기 반도체 기판의 각각의 트렌치의 대향 측들 상에 형성되는 제 2 도전성 타입 반도체의 소스 영역(54) 및 드레인 영역(56)과, 여기서 상기 소스 영역 및 상기 드레인 영역은 상기 트렌치의 바닥부까지 연장하고;상기 반도체 기판 상에 형성되는 게이트 절연층(60)과, 여기서 상기 게이트 절연층은 상기 트렌치의 바닥부와 측벽들을 따라 형성되며; 그리고상기 리세스된 채널 영역 위의 상기 게이트 절연층 위에 형성되는 제어 게이트층(70)을 포함하며,상기 트렌치(59)의 깊이와 상기 소스 영역(54) 및 드레인 영역(56)의 수직 길이는 동일한 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 게이트 절연층의 최상부 면과 상기 게이트 절연층의 바닥부 면사이의 상기 게이트 절연층의 두께는 100 옹스트롬 내지 300 옹스트롬인 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 ONO 층은 상기 트렌치 영역에 형성되어, 상기 트렌치 영역 내의 하부 영역 및 복수의 측벽 영역들로부터 상기 질화물층을 절연시키는 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 게이트 절연층은 상기 소스 영역 및 상기 드레인 영역 위로 연장하는 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 반도체 기판은 SOI(Silicon-On-Insulator) 반도체 기판인 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 반도체 기판은 벌크 실리콘 반도체 기판인 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 게이트 절연층은 표준-K(standard-K) 유전 물질로 구성되는 것을 특징으로 하는 SONOS 메모리 셀.
- 제1항에 있어서,상기 게이트 절연층은 하이-K(high-K) 유전 물질로 구성되는 것을 특징으로 하는 SONOS 메모리 셀.
- 제8항에 있어서,상기 하이-K 유전 물질은 Al2O3인 것을 특징으로 하는 SONOS 메모리 셀.
- 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS) 메모리 셀을 제조하는 방법으로서,반도체 기판(58)의 표면에 적어도 하나의 트렌치(59)를 형성하는 단계와;상기 반도체 기판의 각각의 트렌치의 바닥부에서 제 1 도전성 타입 반도체의 리세스된 채널 영역(52)을 형성하는 단계와;상기 반도체 기판의 각 트렌치의 대향 측들 상에 제 2 도전성 타입 반도체의 소스 영역(54) 및 드레인 영역(56)을 형성하는 단계와, 상기 소스 영역 및 상기 드레인 영역은 상기 트렌치의 바닥부까지 연장하고;상기 반도체 기판 상에 게이트 절연층(60)을 형성하는 단계와, 상기 게이트 절연층은 상기 트렌치의 바닥부 및 측벽들을 따라 형성되며; 그리고상기 리세스된 채널 영역 위의 상기 게이트 절연층 위에 제어 게이트층(70)을 형성하는 단계를 포함하며,상기 트렌치(59)의 깊이와 상기 소스 영역(54) 및 드레인 영역(56)의 수직 길이는 동일한 것을 특징으로 하는 SONOS 메모리 셀 제조방법.
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