DE112004001922T5 - Flash-Architektur mit abgesenktem Kanal für geringere Kurzkanaleffekte - Google Patents

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Abstract

Speicherzelle mit:
einem Halbleitersubstrat (58) mit mindestens einem Graben (59), der in einer Oberfläche davon gebildet ist;
einem abgesenkten Kanalgebiet (52) eines Halbleiters mit erster Leitfähigkeitsart, das in dem Halbleitersubstrat an der Unterseite jedes Grabens gebildet ist;
einem Source-Gebiet (54) und einem Drain-Gebiet (56) aus einem Halbleiter einer zweiten Leitfähigkeitsart, die in dem Halbleitersubstrat auf gegenüberliegenden Seiten jedes Grabens ausgebildet sind;
einer Gatedielektrikumsschicht (60), die auf dem Halbleitersubstrat gebildet ist, wobei die Gatedielektrikumsschicht entlang der Unterseite und den Seitenwänden des Grabens ausgebildet ist; und
einer Steuergateschicht (70), die über der Gatedielektrikumsschicht über dem abgesenkten Kanalgebiet gebildet ist.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Flash-Speicherbauelemente und Verfahren zur Herstellung desselben und betrifft insbesondere einen Flash-Speicher mit geringeren Kurzkanaleffekten und Verfahren zur Herstellung desselben.
  • Hintergrund der Erfindung
  • Ein ständiges Bestreben bei der Herstellung moderner integrierter Schaltungen besteht darin, Halbleiterbauelemente, etwa Speicherzellen, herzustellen, die möglichtst klein sind. Eine typische Speicherzelle, die im Allgemeinen aus einem Feldeffekttransistor (FET) aufgebaut ist, enthält ein Source und ein Drain, die in einem aktiven Gebiet eines Halbleitersubstrats hergestellt werden, indem n- oder p-Verunreinigungen in das Halbleitersubstrat implantiert werden. Zwischen dem Source und dem Drain ist ein Kanal- (oder Körper-) Gebiet angeordnet. Über dem Körpergebiet ist eine Gateelektrode vorgesehen. Die Gateelektrode und der Körper sind durch eine Gatedielektrikumsschicht getrennt. Anzumerken ist, dass Speicherzellen in einer Vollsubstratanordnung hergestellt werden können (beispielsweise wird das aktive Gebiet in einem Siliziumsubstrat gebildet), oder in einer Halbleiter-auf-Isolator- (SOI) Anordnung (beispielsweise in einer Siliziumschicht, die auf einer isolierenden Schicht angeordnet ist, die wiederum auf einem Siliziumsubstrat aufgebracht ist).
  • Obwohl die Herstellung kleinerer Transistoren es ermöglicht, dass mehr Transistoren auf einem einzelnen monolithischen Substrat für die Herstellung relativer großer Schaltungssysteme auf einem relativ kleinen Chipgebiet angeordnet werden, führt diese Größenreduzierung zu einer Reihe von Auswirkungen, die das Leistungsverhalten beeinträchtigen. In FET-Bauelementen mit einem Kanal mit einer relativ geringen Länge kann der FET eine Reihe unerwünschter elektrischer Eigenschaften aufweisen, die als Kurzkanaleffekte (SCE) bezeichnet werden. Die SCE treten im Allgemeinen auf, wenn das Gate keine ausreichende Steuerung über das Kanalgebiet besitzt und dazu können gehören Schwellwertspannungs- (Vt) Varianz, Sperrstrom- (loff) Anstieg und draininduzierte Barrierenabsenkung (DIBL). Wenn die physikalischen Abmessungen abnehmen, können die SCE zunehmend deutlicher auftreten. Die SCE sind das Ergebnis inhärenter Eigenschaften der kristallinen Materialien, die in den FET-Bauelementen eingesetzt werden. D. h. die Bandlücke und das inhärente Potential an den Source/Körper- und Drain/Körper-Übergängen sind mit der Reduzierung physikalischer Bauelementeabmessungen, etwa einer Reduzierung der Kanallänge, nicht skalierbar.
  • Eine typische Technik, die zum Minimieren von SCE angewendet wird, besteht darin, FET's mit Erweiterungsgebieten als Teil der Source/Drain-Bereiche herzustellen. Die Erweiterungsgebiete werden üblicherweise unter Anwendung einer Technik für ein leicht dotiertes Drain (LDD) gebildet, wie dies allgemein bekannt ist.
  • Dennoch gibt es einen Bedarf im Stand der Technik für Halbleiterbauelemente, etwa Speicherzellen, die reduzierte SCE (Kurzkanaleffekte) aufweisen und für Fertigungsverfahren, um diese Halbleiterbauelemente herzustellen.
  • Überblick über die Erfindung
  • Im Lichte des Vorhergehenden betrifft ein Aspekt der Erfindung eine Speicherzelle mit: einem Halbleitersubstrat, das mindestens einen in einer Oberfläche davon ausgebildeten Graben aufweist; einem abgesenkten bzw. vertieften Kanalgebiet eines Halbleiters mit einer ersten Leitfähigkeitsart, das in dem Halbleitersubstrat an der Unterseite jedes Grabens gebildet ist; einem Source-Gebiet und einem Drain-Gebiet, die beide aus einem Halbleiter einer zweiten Leitfähigkeitsart hergestellt sind und in dem Halbleitersubstrat auf gegenüberliegenden Seiten jedes Grabens ausgebildet sind; einer Gatedielektrikumsschicht, die auf dem Halbleitersubstrat gebildet ist, wobei die Gatedielektrikumsschicht entlang der Unterseite und den Seitenwänden des Grabens ausgebildet ist; und einer Steuergateschicht, die über der Gatedielektrikumsschicht über dem abgesenkten Kanalgebiet gebildet ist.
  • Ein zweiter Aspekt der Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzelle mit den Schritten: Bilden mindestens eines Grabens in einem Halbleitersubstrat, Bilden eines vertieften bzw. abgesenkten Kanalgebiets eines Halbleiters mit erster Leitfähigkeitsart in dem Halbleitersubstrat an der Unterseite jedes Grabens, Bilden eines Source-Gebiets und eines Drain-Gebiets jeweils aus einem Halbleiter einer zweiten Leitfähigkeitsart in dem Halbleitersubstrat auf gegenüberliegenden Seiten jedes Grabens, Bilden einer Gatedielektrikumsschicht auf dem Halbleitersubstrat, wobei die Gatedielektrikumsschicht entlang der Unterseite und den Seitenwänden des Grabens gebildet wird, und Bilden einer Steuergateschicht über der Gatedielektrikumsschicht über dem abgesenkten Kanalgebiet.
  • Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor. Es sollte jedoch selbstverständlich sein, dass die detaillierte Beschreibung und die speziellen Beispiele, obwohl diese bevorzugte Ausführungsformen der vorliegenden Erfindung angeben, lediglich als Beispiel angeführt sind und diverse Modifizierungen in selbstverständlicher Weise ausgeführt werden können, ohne von der vorliegenden Erfindung abzuweichen.
  • Kurze Beschreibung der Zeichnungen
  • 1a ist eine Querschnittsansicht einer Speicherzelle mit einem vertieften bzw. abgesenkten Kanal gemäß einer Ausführungsform (Typ mit schwebendem Gate) der vorliegenden Erfindung.
  • 1b ist eine Querschnittsansicht, die eine Oxid-Nitrid-Oxid- (ONO) Schicht der dielektrischen Zwischengateschicht gemäß der in 1a gezeigten Ausführungsform darstellt.
  • 2 ist ein Flussdiagramm, das beispielhafte Prozessschritte bei der Herstellung einer Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3a ist eine Querschnittsansicht, in der ein Schritt zur Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform dargestellt ist.
  • 3b ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3c ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3d ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3e ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3f ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 3g ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 1a gezeigten Ausführungsform zeigt.
  • 4a ist eine Querschnittsansicht einer Speicherzelle mit einem abgesenkten Kanal gemäß einer weiteren Ausführungsform (Spiegelbit-Typ) der vorliegenden Erfindung.
  • 4b ist eine Querschnittsansicht, die die Oxid-Nitrid-Oxid- (ONO) Schicht der Gatedielektrikumsschicht gemäß der in 4a gezeigten Ausführungsform darstellt.
  • 5 ist ein Flussdiagramm, das beispielhafte Prozessschritte bei der Herstellung einer Speicherzelle gemäß der in 4a gezeigten Ausführungsform zeigt.
  • 6a ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 4a gezeigten Ausführungsform darstellt.
  • 6b ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 4a gezeigten Ausführungsform darstellt.
  • 6c ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 4a gezeigten Ausführungsform darstellt.
  • 6d ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 4a gezeigten Ausführungsform darstellt.
  • 6e ist eine Querschnittsansicht, die einen Schritt bei der Herstellung der Speicherzelle gemäß der in 4a gezeigten Ausführungsform darstellt.
  • Detaillierte Beschreibung der Erfindung
  • Das Folgende ist eine detaillierte Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen, wobei gleiche Bezugszeichen durchwegs gleiche Elemente kennzeichnen.
  • In 1a ist eine Speicherzelle 50 gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Die Speicherzelle 50 umfasst ein leicht dotiertes vertieftes bzw. abgesenktes Kanalgebiet 52 mit p-Leitfähigkeit, das unter einem n-leitenden Source-Gebiet 54 und einem n-leitenden Drain-Gebiet 56 angeordnet ist. Das Source-Gebiet 54 und das Drain-Gebiet 56 erstrecken sich von der Oberfläche der Scheibe 58 zu dem abgesenkten Kanalgebiet 52. Ein Grabengebiet 59 ist in dem Substrat über dem abgesenkten Kanalgebiet 52 und zwischen dem Sourcgebiet 54 und dem Draingebiet 56 ausgebildet. Eine Gatedielektrikumsschicht 60 ist entlang der Unterseite und den Seitenwänden des Grabengebiets 59 ausgebildet und bewahrt somit die „Grabenform" des Grabengebiets 59, wie dies beispielsweise in 1a gezeigt ist. Die Gatedielektrikumsschicht 60 kann beispielsweise SiO2 aufweisen.
  • Über der Gatedielektrikumsschicht 60 ist eine Schicht 68 für ein schwebendes Gate bzw. eine Schwebegateschicht angeordnet, beispielsweise eine Polysiliziumschwebegateschicht. Die Schwebegateschicht 68 liegt in dem Grabengebiet 59. Über der Schwebegateschicht 68 ist eine Steuergateschicht 70, etwa beispielsweise eine Polysiliziumsteuergateschicht ausgebildet. Zwischen der Steuergateschicht 70 und der Schwebegateschicht 68 ist eine dielektrischen Zwischengateschicht 72 angeordnet, die die Steuergateschicht 70 von der Schwebegateschicht 68 isoliert. In einer Ausführungsform ist die dielektrische Zwischengateschicht eine Oxid-Nitrid-Oxid-(ONO) Schicht. Die Gatedielektrikumsschichten, die aus dem ONO-Stapel aufgebaut sind, sind im Stand der Technik gut bekannt und werden hierin nicht detailliert beschrieben. Es sei kurz auf 1b verwiesen, in der die ONO-Schicht 72 eine Siliziumnitridschicht 72b aufweist, die zwischen einer oberen Siliziumdioxidschicht 72a und einer unteren Siliziumdioxidschicht 72c eingeschlossen ist.
  • Der Fachmann erkennt, dass, obwohl die Speicherzelle 50 in einem Siliziumvollsubstrat ausgebildet ist, die Erfindung auch beispielsweise unter Anwendung der SOI-Technologie ausgeführt werden kann.
  • Wie dem Fachmann bekannt ist, wird, wenn ein FET (beispielsweise eine Speicherzelle) in der Größe reduziert wird, die Kanallänge des FET's in der Länge reduziert, und der FET weist unerwünschte elektrische Eigenschaften auf, die als Kurzkanaleffekte (SCE) bekannt sind.
  • Die SCE sind ein unerwünschtes Phänomen, wobei, wenn die Kanallänge kleiner wird, der von einer Drainspannung beeinflusste Bereich größer wird, um damit einen Bereich unmittelbar unter einer Gateelektrode zu überdecken, wodurch das Potential der Halbleitersubstratoberfläche abgesenkt wird, wodurch Änderungen (ein Abfall) der Schwellwertspannung und eine Verringerung der tatsächlichen Kanallänge hervorgerufen wird. Die SCE werden noch schwerwiegender, wenn die physikalischen Bauteilabmessungen und insbesondere die Kanallänge des FET's in der Größe reduziert werden. Dies ergibt sich aus der Tatsache, dass die Bandlücke und das inhärente Potential an den PN-Übergängen eine intrinsische Eigenschaft (Konstante) der kristallinen Materialien (etwa Silizium) sind, und mit einer weiteren Reduzierung der Bauteilabmessungen nicht skalierbar sind.
  • Wenn die SCE einflussreicher werden, kann der Drainstrom nicht mehr durch die Gatespannung gesteuert werden, auf Grund des sogenannten Phänomens des Durchschlagens, das einen erhöhten Leckstrom zwischen dem Source und dem Drain hervorruft. Somit verursacht das Durchschlagen eine Beeinträchtigung beispielsweise der Speicherhaltefähigkeit in dem Transfergate einer Speicherzelle.
  • Wenn ähnlich skalierte Bauelemente verglichen werden, wird in dem abgesenkten Kanalgebiet 52 der vorliegenden Erfindung der Einfluss der SCE reduziert, indem eine größere Kanallänge im Vergleich zu konventionellen Konfigurationen möglich ist. Insbesondere ist das abgesenkte Kanalgebiet 52 der vorliegenden Erfindung nicht auf den Abstand zwischen dem Source-Gebiet 54 und dem Drain-Gebiet 56 beschränkt. Da insbesondere das Kanalgebiet 52 unter dem Source-Gebiet 54 und dem Drain-Gebiet 56 liegt, kann sich das Kanalgebiet 52 über die Grenzen des Source-Gebiets 54 und des Drain-Gebiets 56 erstrecken, beispielsweise unter das Source-Gebiet und das Drain-Gebiet, um damit im Wesentlichen einen „U"-förmigen Kanal zu bilden.
  • Es sei auf das Flussdiagramm 100 der 2 in Verbindung mit den Querschnittsansichten der 3a bis 3g verwiesen; dort sind beispielhafte Prozessschritte zur Herstellung von Speicherzellen 50 gezeigt. Der Prozess beginnt mit einer Schicht aus Halbleitermaterial 58, wie dies im Schritt 102 gezeigt ist. Im Schritt 104 werden Source-Gebiete 54 und Drain-Gebiete 56 in der Halbleiterscheibe 58 gebildet, wie dies in 3a gezeigt ist. Zu üblichen Verfahren zur Herstellung der Source-Gebiete 54 und der Drain-Gebiete 56 gehören das Maskieren eines Gebiets auf der Oberseite der Halbleiterscheibe 58 mit einer Source/Drain-Kanalmaske und das Implantieren von N+-Dotiermitteln, um die N+-Source-Gebiete 54 und die N+-Drain-Gebiete 56 zu erhalten. Es kann eine schnelle thermische Behandlung (RTA) ausgeführt werden, um die Source-Gebiete 54 und die Draingebiete 56 zu aktivieren. Prozesse für eine derartige Implantation und Aktivierung von Dotiermitteln zur Herstellung der Source-Gebiete 54 und der Drain-Gebiete 56 sind dem Fachmann auf dem Gebiet der Herstellung integrierter Schaltungen bekannt. Obwohl eine P-Kanalspeicherzelle erläutert ist, erkennt der Fachmann, dass die Speicherzelle lediglich beispielhafter Natur ist und dass N-Kanal- und P-Kanal-Bauelemente auf der Scheibe 58 gebildet werden können.
  • Im Schritt 106 werden Gräben 59 zwischen den entsprechenden Source-Gebieten 54 und den Draingebieten 58 gebildet, wie in 3b gezeigt ist. Beispielsweise wird die Siliziumbauteilschicht geätzt, indem eine Siliziumnitridmaske über der Oberfläche der Scheibe 58 hergestellt wird, um den Bereich zu definieren und freizulegen, der den Gräben 59 entspricht. Eine Schicht aus Siliziumnitrid wird dann durch Abscheiden einer Schicht aus Siliziumnitrid auf der oberen Fläche der Scheibe 58 gebildet, und das Siliziumnitrid wird unter Anwendung konventioneller Photolithographieverfahren strukturiert und dann geätzt, um eine Siliziumnitridmaske über der Speicherzelle zu schaffen. Sobald die Maske hergestellt ist, wird ein anisotroper Ätzprozess mit einer Ätzverbindung ausgeführt, etwa Wasserstoffbromid (HBr), um die Gräben 59 in den Gebieten zu ätzen.
  • Im Schritt 110 werden Gatedielektrikumsschichten 60 entlang der Unterseite und den Seitenwänden der Grabengebiete 59 gebildet. Jede Gatedielektrikumsschicht 60 bewahrt die Grabenform des entsprechenden Grabengebiets 59, wie in 3c gezeigt ist. Die Gatedielektrikumsschichten besitzen eine Dicke in der Größenordnung von 50 Angstrom bis 150 Angstrom und werden beispielsweise unter Anwendung von Siliziumdioxid gebildet. In einer Ausführungsform besitzen die Gatedielektrikumsschichten eine Dicke von ungefähr 100 Angstrom. Konventionelle Verfahren zum Herstellen der Gatedielektrikumsschicht 60 beinhalten die Anwendung einer Verbindung, etwa SiH4 oder TEOS und das Ausführen einer thermischen Oxidation, um eine derartige Bindung zur Herstellung von Siliziumdioxid zu oxidieren. Andere dem Fachmann bekannte Verfahren können ebenso eingesetzt werden.
  • Im Schritt 112 werden schwebende Gates 68 gebildet, wie in 3d gezeigt ist. Die schwebenden bzw. potentialfreien Gates 68 werden in den Grabengebieten 59 gebildet, und jedes schwebende Gate 68 nimmt im Wesentlichen den gesamten Anteil eines entsprechenden Grabengebiets 59 ein. Beispielsweise werden schwebende Gates typischerweise hergestellt, indem eine konforme Schicht aus dotiertem Polysilizium über den freiliegenden Oberflächen der Gatedielektrikumsschicht abgeschieden wird. Die Schicht aus dotiertem Polysilizium wird typischerweise unter Anwendung konventioneller chemischer Dampfabscheide- (CVD) oder plasmaunterstützter chemischer Dampfabscheid- (PECVD) Verfahren oder dergleichen hergestellt. Die Schwebegateschicht 59 wird dann selektiv von der Oberfläche der Scheibe 58 entfernt.
  • Gemäß Schritt 114 wird die dielektrische Zwischengateschicht 72 gebildet, wie in 3e gezeigt ist. Wie zuvor erläutert ist, ist in einer Ausführungsform die dielektrische Zwischengateschicht 72 eine ONO-Schicht und enthält mehrere Schichten, etwa eine untere Schicht aus Siliziumdioxid 72c, eine mittlere Schicht aus Siliziumnitrid 72b und eine obere Schicht aus Siliziumdioxid 72a, um ein Beispiel zu nennen. Die ONO-Schicht 72 wird über den schwebenden Gates 68 unter Anwendung konventioneller Abscheideverfahren hergestellt. Die Siliziumnitridschicht 77b wird beispielsweise mit einer Dicke von 40 bis 80 Angstrom gebildet. Die untere Siliziumdioxidschicht 72 wird z. B. mit einer Dicke von ungefähr 30 bis 70 Angstrom gebildet, während die obere Siliziumdioxidschicht mit einer Dicke von ungefähr beispielsweise 30 bis 70 Angstrom hergestellt wird. Wie im Stand der Technik bekannt ist, kann die ONO-Schicht 72 durch einen dreistufigen Prozess hergestellt werden, der das Bilden einer ersten Schicht aus Siliziumdioxid über der Schwebegateschicht 68, das Abscheiden einer Schicht aus Siliziumnitrid auf dem Siliziumdioxid und das anschließende Abscheiden einer zweiten Schicht aus Siliziumdioxid auf der Siliziumnitridschicht umfasst.
  • Im Schritt 116 wird die Steuergateschicht 70 hergestellt, wie in 3f gezeigt ist. Die Herstellung der Steuergateschicht 70 umfasst beispielsweise das Abscheiden einer Schicht aus Polysiliziummaterial auf der Oberfläche der dielektrischen Zwischengateschicht 72 unter Anwendung einer chemischen Dampfabscheidung bei geringem Druck wie dies dem Fachmann bekannt ist.
  • Im Schritt 118 werden die Gatestapel 74 gebildet, wie in 3g gezeigt ist. Die Steuergateschicht 70 und die dielektrische Zwischengateschicht 72 werden selektiv entfernt, wobei beispielsweise gut bekannte Photolithographie- und selektive Ätzverfahren angewendet werden, um die Gatestapel 74 an einer gewünschten Position herzustellen. Ein Beispiel eines geeigneten Ätzverfahrens ist das reaktive Ionenätzen (RIE), wobei ein geeignetes Ätzmittel verwendet wird. Zu beachten ist, dass eine große Bandbreite an geeigneten Gatestrukturen, wie sie im Stand der Technik bekannt sind, im Schritt 118 hergestellt werden können.
  • Das Herstellen des Gates 70 definiert ein Kanalgebiet 52, das unter dem Source-Gebiet 54 und dem Drain-Gebiet 56 der Speicherzelle 50 gebildet ist, wie dies beispielsweise in 3g gezeigt ist. Das Kanalgebiet 52 wird durch eine Austrittsarbeitsfunktion des Gates 70 gesteuert.
  • Obwohl dies nicht gezeigt ist, werden die abschließenden Prozessschritte im Schritt 120 ausgeführt. Beispielsweise können Elektrodenkontakte zum Herstellen einer elektrischen Verbindung zu der Speicherzelle 50 gebildet werden. Die Speicherzelle 50 kann mit einem Gateelektrodenkontakt versehen werden, um eine elektrische Verbindung zu dem Steuergate 70 herzustellen. Bei Bedarf können auch Source- und Drain-Kontakte vorgesehen werden. Andere Komponenten, etwa eine Deck- (oder Passivierungs-) Schicht, Kontaktdurchführungen, Leitungen und andere geeignete Komponenten zur Verbindung der Bauelemente, die auf der Scheibe 58 gebildet sind, können ebenso vorgesehen werden.
  • Die zuvor beschriebene Ausführungsform richtet sich an eine Speicherzelle mit einem abgesenkten Kanalgebiet innerhalb eines Halbeitersubstrats. Insbesondere stellt die vorliegende Ausführungsform eine Speicherzelle bereit, wobei ein abgesenktes bzw. vertieftes Kanalgebiet verwendet wird, das unter einem Source-Gebiet und einem Drain-Gebiet gebildet ist. Der abgesenkte Kanal reduziert die Kurzkanaleffekte, indem ein längeres Kanalgebiet im Vergleich zu ähnliche größenreduzierten Bauelementen mit konventionellen Kanalausführungen möglich ist.
  • Die Speicherzelle 50 wird programmiert, indem eine positive Spannung (ungefähr 20 Volt) an das Steuergate 70 angelegt wird und indem das Source-Gebiet 54 mit Masse und das Drain-Gebiet 56 mit einem vorbestimmten Potential, das höher als das am Source-Gebiet 54 anliegende Potential ist, angelegt wird. Ein resultierendes hohes elektrisches Feld in der Gatedielektrikumsschicht 60 führt zu einem Phänomen, das als „Fowler-Nordheim"-Tunneln bekannt ist. Während dieses Prozesses durchdringen Elektronen in dem abgesenkten Kanalgebiet 52 der Kernzelle die Gatedielektrikumsschicht und gelangen in das schwebende Gate 68 und werden in dem schwebenden Gate eingefangen, da das schwebende Gate von der dielektrischen Zwischengateschicht 72 und der Gatedielektrikumsschicht 60 umgeben ist. Alternativ wird eine positive Spannung an das Drain-Gebiet 56 angelegt, und das Source-Gebiet 54 wird auf Masse gelegt. Somit wird ein laterales Feld errichtet, um Elektronen von dem Source-Gebiet zu dem Drain-Gebiet zu beschleunigen. Diese Elektronen gewinnen Energie, wenn sie sich dem Drain-Gebiet annähern und werden zu „heißen" Kanalelektronen. In der Zwischenzeit wird eine positive Spannung (ungefähr 7 bis 10 Volt) an das Steuergate 70 angelegt, und es stellt sich ein vertikales Feld ein, um die heißen Elektronen in der Nähe des Drain-Gebiets 56 anzuziehen, so dass diese die Siliziumoxidbarriere zu dem schwebenden Gate 68 überwinden. Als Folge der eingefangenen Elektronen erhöht sich die Schwellwertspannung der Zelle. Diese Änderung der Schwellwertspannung (und damit der Kanalleitfähigkeit) der Zelle, die durch die eingefangenen Elektronen hervorrufen wird, bewirkt den programmierten Zustand der Zelle.
  • Um die Speicherzelle 50 zu löschen, wird eine positive Spannung (8 bis 10 Volt) an das Source-Gebiet 54 angelegt, und das Steuergate 70 wird auf einem negativen Potential (–8 bis –10 Volt) gehalten, während das Drain-Gebiet 56 potentialfrei bzw. schwebend bleibt. Unter diesen Bedingungen entwickelt sich ein elektrisches Feld in der Gatedielektrikumsschicht 60 zwischen dem schwebenden Gate 68 und dem Source-Gebiet 54. Die Elektronen, die in dem schwebenden Gate eingefangen sind, fließen in Richtung zu dem Bereich des schwebenden Gates, der über dem Source-Gebiet liegt (oder dem Kanalgebiet) und sammeln sich dort an und werden auf dem schwebenden Gate in das Source-Gebiet durch Tunneln gemäß Fowler-Nordheim durch die Gatedielektrikumsschicht abgezogen. Wenn die Elektronen aus dem schwebenden Gate entfernt sind, ist die Zelle gelöscht.
  • Die konventionelle Art zum Lesen der Speicherzelle 50 besteht darin, Lesespannungen an das Steuergate 70 (3 bis 5 Volt) und das Drain-Gebiet 56 (0,1 bis 1 Volt, typischerweise 0,5 Volt) anzulegen und das Source-Gebiet 54 auf Masse zu legen. Dies ist ähnlich zu dem Verfahren des Programmierens mit dem Unterschied, dass geringere Spannungspegel während des Auslesens im Vergleich zum Programmieren verwendet werden. Da das schwebende Gate leitend ist, wird die eingefangene Ladung gleichmäßig über den gesamten potentialfreien Leiter hinweg verteilt. In einem programmierten Bauelement ist daher die Schwellwertspannung für den gesamten Kanal hoch und der Prozess des Auslesens ist symmetrisch. Es ergibt keinen Unterschied, ob eine Spannung in das Drain angelegt ist und das Source geerdet ist oder umgekehrt.
  • In 4a ist eine Speicherzelle 150 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dargestellt. Die Speicherzelle 150 ist ein Silizium-Oxid-Nitrid-Oxid-Silizium- (SONGS) Bauelement und umfasst ein leicht dotiertes P-leitendes Kanalgebiet 152, das unter einem N-leitenden Source-Gebiet 154 und einem N-leitenden Drain-Gebiet 156 angeordnet ist. Das Source-Gebiet 154 und das Drain-Gebiet 156 erstrecken sich von der Oberfläche der Scheibe 158 zu dem vertieften bzw. abgesenkten Kanalgebiet 152. Ein Grabengebiet 159 ist in dem Substrat über dem abgesenkten Kanalgebiet 152 und zwischen dem Source-Gebiet 154 und dem Drain-Gebiet 156 ausgebildet. Eine Gatedielektrikumsschicht 160 ist entlang der Unterseite und den Seitenwänden des Grabengebiets 159 ausgebildet und bewahrt damit die „Grabenform" des Grabengebiets 159, wie beispielsweise in 4a gezeigt ist. Die Gatdielektrikumsschicht 160 besitzt eine Dicke in der Größenordnung von 100 Angstrom bis 300 Angstrom und ist typischerweise zum Beispiel ungefähr 200 Angstrom dick.
  • Die Gatedielektrikumsschicht 160 umfasst zwei isolierende Schichten 160a, 160c und eine Ladungsträgereinfangschicht 160b, wie in 4b gezeigt ist. In einer Ausführungsform ist die Gatedielektrikumsschicht 160 eine ONO-Schicht. Die Gatedielektrikumsschicht 160 ist in dem Grabengebiet 159 so ausgebildet, dass die isolierenden Schichten 160a, 160c die Ladungsträgereinfangschicht 160b sowohl über als auch unter der Gatedielektrikumsschicht 160 isolieren. Beispielsweise ist entlang des Bodens 159a des Grabengebiets 159 jede Schicht 160a, 160b, 160c im Wesentlichen parallel zu dem Boden 159a. Da die Gatedielektrikumsschicht 160 entlang der Seitenwände 159b des Grabengebiets 159 ausgebildet ist, ist jede Schicht 160a, 160b, 160c im Wesentlichen parallel zu den Seitenwänden 159b. Jede Schicht 160a, 160b, 160c ist an dem Sourceübergang 164 und dem Drainübergang 166 im Wesentlichen parallel zur oberen Fläche der Scheibe 158 ausgebildet. Ferner erstreckt sich die Gatedielektrikumsschicht 160 über das Source-Gebiet 154 und das Drain-Gebiet 156 der Speicherzelle 150, um damit zu verhindern, dass die Ladungsträgereinfangschicht 160b das Source-Gebiet 154 und das Drain-Gebiet 156 kontaktiert.
  • Über der Gatedielektrikumsschicht 160 ist eine Steuergateschicht 170, beispielsweise in Form einer Polysiliziumsteuergateschicht, angeordnet. Die Steuergateschicht 170 liegt innerhalb und über dem Grabengebiet 159, das durch die Gatedielektrikumsschicht 160 zwischen dem Source-Gebiet 154 und dem Drain-Gebiet 156 gebildet ist.
  • Der Fachmann erkennt, dass, obwohl die Speicherzelle 150 auf einem Siliziumvollsubstrat ausgebildet ist, die Erfindung auch unter Anwendung beispielsweise einer SOI-Technologie verwirklicht werden kann.
  • Wie zuvor erläutert ist, wird, wenn ein FET (beispielsweise eine Speicherzelle) in der Größe reduziert wird, die Kanallänge des FET's reduziert, und der FET zeigt unerwünschte elektrische Eigenschaften, die als Kurzkanaleffekte (SCE) bekannt sind.
  • Im Vergleich zu ähnlich größenreduzierten Bauelementen reduziert das abgesenkte Kanalgebiet 152 der vorliegenden Erfindung die SCE, indem eine erhöhte Kanallänge im Vergleich zu konventionellen Konfigurationen möglich ist. Insbesondere ist das abgesenkte Kanalgebiet 152 der vorliegenden Erfindung nicht auf den Abstand zwischen dem Source-Gebiet 154 und dem Drain-Gebiet 156 beschränkt. Genauer gesagt, da das abgesenkte Kanalgebiet 152 unter dem Source-Gebiet 154 und dem Drain-Gebiet 156 angeordnet ist, kann sich das Kanalgebiet 152 über die Grenzen des Source-Gebiets 154 und des Drain-Gebiets 156 erstrecken und bildet einen „U"-förmigen Kanal, wodurch ein längerer Kanal geschaffen wird, als dies in ähnlich größenskalierten konventionellen Konfigurationen der Fall ist.
  • In dem Flussdiagramm 200 aus 5 in Verbindung mit den Querschnittsansichten der 6a bis 6e werden nun beispielhafte Bearbeitungsschritte zur Herstellung von Speicherzellen 150 gezeigt. Der Prozess beginnt mit einer Schicht aus Halbleitermaterial 158, wie dies im Schritt 202 gezeigt ist. Im Schritt 204 werden Source-Gebiete 154 und Drain-Gebiete 156 in der Halbleiterscheibe 158 hergestellt, wie in 6a gezeigt ist. Übliche Verfahren zur Herstellung der Source-Gebiete 154 und der Drain-Gebiete 156 beinhalten das Maskieren eines Gebiets auf der Oberseite der Halbleiterscheibe 158 mit einer Source/Drain-Kanalmaske und das Implantieren von N+-Dotiermitteln, um das N+-Source-Gebiet 154 und das N+-Drain-Gebiet 156 zu schaffen. Es wird eine schnelle thermische Behandlung (RTA) ausgeführt, um die Source-Gebiete 154 und die Drain-Gebiete 156 zu aktivieren. Prozesse für eine derartige Implantierung und Aktivierung von Dotiermitteln zur Herstellung der Source-Gebiete 154 und der Drain-Gebiete 156 sind dem Fachmann auf dem Gebiet der Herstellung integrierter Schaltungen bekannt. Obwohl eine P-Kanalspeicherzelle erläutert ist, erkennt der Fachmann, dass die Speicherzelle lediglich beispielhafter Natur ist und dass sowohl N-Kanal- und/oder P-Kanal-Bauelemente auf der Scheibe 158 hergestellt werden können.
  • Im Schritt 206 werden Grabengebiete 159 zwischen den entsprechenden Source-Gebieten 154 und Drain-Gebieten 158 hergestellt, wie in 6b gezeigt ist. Beispielsweise wird die Siliziumbauteilschicht geätzt, indem eine Siliziumnitridmaske über der Oberfläche der Scheibe 158 hergestellt wird, um damit den Bereich entsprechend den Grabengebieten 159 zu definieren und freizulegen. Es wird dann eine Schicht aus Siliziumnitrid gebildet, indem eine Schicht aus Siliziumnitrid auf der oberen Oberfläche der Scheibe 158 abgeschieden wird, und indem anschließend das Siliziumnitrid unter Anwendung konventioneller Photolithographieverfahren strukturiert und geätzt wird, um eine Siliziumnitridmaske über der Speicherzelle zu bilden. Nach Ausbildung der Maske wird ein anisotroper Ätzprozess mit einer Ätzverbindung, etwa Wasserstoffbromid (HBr) ausgeführt, um dem Graben 159 in dem Gebiet zu ätzen.
  • Im Schritt 210 wird die Gatedielektrikumsschicht 160 gebildet. Die Gatedielektrikumsschicht 160 wird so gebildet, dass diese der Form des Grabengebiets 159 entspricht, wie in 6c gezeigt ist. Des weiteren kann die Gatedielektrikumsschicht über den Source-Gebieten 154 und den Drain-Gebieten 156 hergestellt werden. In einer Ausführungsform wird die Gatedielektrikumsschicht unter Anwendung einer ONO-Schicht 160 gebildet. Die ONO-Schicht 160 wird unter Anwendung konventioneller Abscheideverfahren bis zu einer Dicke von ungefähr 100 bis 300 Angstrom hergestellt. Die Siliziumnitridschicht 160b wird beispielsweise bis zu einer Dicke von ungefähr 40 bis 100 Angstrom gebildet. Die untere Siliziumdioxidschicht 160c wird beispielsweise mit einer Dicke von ungefähr 30 bis 100 Angstrom gebildet, während die obere Siliziumdioxidschicht 160a mit beispielsweise einer Dicke von ungefähr 40 bis 100 Angstrom hergestellt wird. Wie im Stand der Technik bekannt ist, kann die ONO-Schicht 160 durch einen dreistufigen Prozess gebildet werden, der das Herstellen einer ersten Schicht aus Siliziumdioxid, das Abscheiden einer Schicht aus Siliziumnitrid auf dem Siliziumdioxid und das anschließende Abscheiden einer zweiten Schicht aus Siliziumdioxid auf der Siliziumnitridschicht beinhaltet. In einer weiteren Ausführungsform wird die zweite Oxidschicht auf der Nitridschicht durch ein Material mit großem ε ersetzt, etwa beispielsweise Al2O3. Im hierin verwendeten Sinne bezeichnet ein „dielektrisches Material mit standardmäßigem ε" ein Material oder einen Stapel aus Materialien, die eine relative Permittivität unter 10 aufweisen, während ein „dielektrisches Material mit großem ε" ein Material oder einen Stapel aus Materialien bezeichnet, die eine relative Permittivität von ungefähr 10 oder mehr aufweisen.
  • Im Schritt 212 wird die Steuergateschicht 170 gebildet, wie in 6d gezeigt ist. Die Steuergateschicht 170 nimmt im Wesentlichen den gesamten Raum des verbleibenden Grabengebiets 159 ein und kann sich über die Oberfläche der Scheibe 158 erstrecken. Die Herstellung der Steuergateschicht 170 umfasst beispielsweise das Abscheiden einer Schicht aus Polysiliziummaterial auf der Oberfläche der Gatedielektrikumsschicht 160 unter Anwendung einer chemischen Dampfabscheidung bei geringem Druck, wie dies dem Fachmann bekannt ist.
  • Im Schritt 214 werden die Gatestapel 174 gebildet, wie in 6e gezeigt ist. Die Steuergateschicht 170 und die Gatedielektrikumsschicht 159 werden selektiv entfernt, beispielsweise durch gut bekannte Photolithographie- und selektive Ätzverfahren, um die Gatestapel 174 an einer gewünschten Position herzustellen. Ein Beispiel eines geeigneten Ätzverfahrens ist das reaktive Ionenätzen (RIE), wobei geeignete Ätzmittel verwendet werden. Zu beachten ist, dass eine große Bandbreite anderer geeigneter Gatestrukturen, wie sie im Stand der Technik bekannt sind, im Schritt 214 gebildet werden können.
  • Das Ausbilden des Gates 170 definiert ein Kanalgebiet 152, das unter dem Source-Gebiet 154 und dem Drain-Gebiet 156 der Speicherzelle 150 ausgebildet ist, wie beispielsweise in 6e gezeigt ist. Das Kanalgebiet 152 wird durch eine Austrittsarbeitsfunktion des Gates 170 gesteuert.
  • Obwohl dies nicht gezeigt ist, werden im Schritt 216 abschließende Prozessschritte ausgeführt. Beispielsweise können Elektrodenkontakte zum Einrichten einer elektrischen Verbindung zu der Speicherzelle 150 gebildet werden. Die Speicherzelle 150 kann mit einem Gateelektrodenkontakt versehen werden, um eine elektrische Verbindung zu dem Steuergate 170 zu schaffen. Bei Bedarf können auch Source- und Drain-Kontakte vorgesehen werden. Andere Komponenten, etwa eine Deck- (oder Passivierungs-) Schicht, Kontaktdurchführungen, Leitungen, und andere geeignete Komponenten zur Verbindung von Bauelementen, die auf der Scheibe 158 gebildet sind, können ebenso vorgesehen werden.
  • Wie in der ersten Ausführungsform richtet sich die zuvor beschriebene Ausführungsform im Wesentlichen an eine Speicherzelle, die ein abgesenktes Kanalgebiet innerhalb eines Halbleitersubstrats aufweist. Insbesondere stellt die vorliegende Ausführungsform eine Speicherzelle bereit, in der ein abgesenktes Kanalgebiet, das unter einem Source-Gebiet und einem Drain-Gebiet gebildet ist, verwendet. Das abgesenkte Kanalgebiet reduziert Kurzkanaleffekte, indem ein längeres Kanalgebiet im Vergleich zu ähnlich größenskalierten Bauelementen, in denen konventionelle Kanalausbildungen eingerichtet sind, ermöglicht wird.
  • Die Speicherzelle 150 wird durch Anlegen von Spannungen an das Gate 170 (7 bis 10 Volt) und an das Drain-Gebiet 156 (oder Source-Gebiet) (4 bis 6 Volt) programmiert, die vertikale und laterale elektrische Felder erzeugen, die Elektronen von dem Source-Gebiet 154 (oder Drain-Gebiet) entlang dem abgesenkten Kanal 152 beschleunigen. Wenn die Elektronen entlang des Kanals fließen, gewinnen einige ausreichend Energie, um die Potentialbarriere der unteren Siliziumdioxidschicht 160c zu überwinden und diese werden in der Siliziumnitridschicht 160b gefangen. Die Schwellwertspannung des Bereichs des Kanals in der Nähe des Source-Gebiets 154 oder des Drain-Gebiets 156 unter dem Gebiet mit den eingefangenen Ladungen steigt an, wenn mehr Elektronen in die Nitridschicht 160b eingeführt werden.
  • Die Speicherzelle 150 kann gelöscht werden, indem gleichzeitig eine negative Spannung an das Gate 170 (–4 bis –8 Volt) und eine positive Spannung an das Drain-Gebiet 156 (4 bis 8 Volt) angelegt wird, so dass die Bandverbiegung in der Nähe des Drain-Gebiets heiße Löcher in dem Gebiet erzeugt, und unter dem durch die Gate- und Drain-Spannungen erzeugten vertikalen Feld überwinden diese heißen Löcher die Oxidbarriere und werden in der Nitridspeicherschicht eingefangen, um die Elektronen, die während des Programmierens dort eingefangen wurden, zu neutralisieren.
  • Das konventionelle Verfahren zum Auslesen der Speicherzelle 150 besteht darin, Lesespannungen an das Steuergate 170 (3 bis 5 Volt) und das Drain-Gebiet 156 (1 bis 2 Volt) anzulegen und das Source-Gebiet 154 zu erden. Dies ist ähnlich zu dem Verfahren des Programmierens mit dem Unterschied, dass geringere Spannungspegel während des Lesens im Vergleich zum Programmieren angelegt werden. Da die Ladungsträgereinfangschicht nicht leitend ist, sind die eingefangenen Ladungen in der Nähe des Drain- oder Source-Gebiets lokalisiert. Daher können 2 Bit in einer einzelnen Zelle gespeichert werden. In einem programmierten Bauelemente ist daher die Schwellwertspannung für das Source-Gebiet oder das Drain-Gebiet hoch. Durch Anlegen der geeigneten Lesespannung an das Drain- oder Source-Gebiet können die beiden Bits individuell ausgelesen werden.
  • Obwohl spezielle Ausführungsformen der Erfindung detailliert beschrieben sind, ist es selbstverständlich, dass die Erfindung nicht in dieser Hinsicht in ihrem Schutzbereich eingeschränkt ist, sondern dass alle Änderungen, Modifizierungen und Äquivalente mit eingeschlossen sind, die innerhalb des Grundgedankens und des Bereichs der angefügten Patentansprüche liegen.
  • Figurenbeschreibung
  • 2
    • 102
    Bereistellen einer Schicht aus Halbleitermaterial
    104
    Bilden von Source- und Drain-Gebieten
    106
    Bilden eines Grabengebiets zwischen dem Source- und Drain-Gebiet
    110
    Bilden einer Gatedielektrikumsschicht in dem Grabengebiet zwischen dem Source-
    und Drain-Gebiet
    112
    Bilden einer Schwebegateschicht in dem Grabengebiet
    114
    Bilden einer dielektrischen Zwischengateschicht über der Schwebegateschicht
    116
    Bilden einer Steuergateschicht
    118
    Ätzen des Gatestapels
    120
    Bilden von Kontakten
  • 5
    • 202
    Bereitstellen einer Schicht aus Halbleitermaterial
    204
    Bilden von Source- und Drain-Gebieten
    206
    Bilden eines Grabengebiets zwischen dem Source- und Drain-Gebiet
    210
    Bilden einer Gatedielektrikumsschicht in dem Grabengebiet zwischen dem Source-
    und Drain-Gebiet
    212
    Bilden einer Steuergateschicht
    214
    Ätzen des Gatestapels
    216
    Bilden von Kontakten
  • Zusammenfassung
  • Eine Speicherzelle mit reduzierter Kanallänge ist hiermit beschrieben. Ein Source-Gebiet (54) und ein Drain-Gebiet (56) werden in einem Halbleitersubstrat (58) hergestellt. Ein Grabengebiet (59) ist in dem Source-Gebiet und dem Drain-Gebiet gebildet. Ein abgesenktes Kanalgebiet (52) ist unter dem Grabengebiet, dem Source-Gebiet und dem Drain-Gebiet gebildet. Eine Gatedielektrikumsschicht (60) wird in dem Grabengebiet des Halbleitersubstrats über dem abgesenkten Kanalgebiet und zwischen dem Source-Gebiet und dem Drain-Gebiet hergestellt. Es wird eine Steuergateschicht (70) in dem Halbleitersubstrat über dem abgesenkten Kanalgebiet hergestellt, wobei die Steuergateschicht von dem abgesenkten Kanalgebiet durch die Gatedielektrikumsschicht getrennt ist.

Claims (13)

  1. Speicherzelle mit: einem Halbleitersubstrat (58) mit mindestens einem Graben (59), der in einer Oberfläche davon gebildet ist; einem abgesenkten Kanalgebiet (52) eines Halbleiters mit erster Leitfähigkeitsart, das in dem Halbleitersubstrat an der Unterseite jedes Grabens gebildet ist; einem Source-Gebiet (54) und einem Drain-Gebiet (56) aus einem Halbleiter einer zweiten Leitfähigkeitsart, die in dem Halbleitersubstrat auf gegenüberliegenden Seiten jedes Grabens ausgebildet sind; einer Gatedielektrikumsschicht (60), die auf dem Halbleitersubstrat gebildet ist, wobei die Gatedielektrikumsschicht entlang der Unterseite und den Seitenwänden des Grabens ausgebildet ist; und einer Steuergateschicht (70), die über der Gatedielektrikumsschicht über dem abgesenkten Kanalgebiet gebildet ist.
  2. Speicherzelle nach Anspruch 1, wobei das Source-Gebiet und das Drain-Gebiet über dem abgesenkten Kanalgebiet angeordnet sind.
  3. Speicherzelle nach Anspruch 1, wobei die Dicke der Gatedielektrikumsschicht zwischen der Oberseitenfläche der Gatedielektrikumsschicht und der Unterseitenfläche der Gatedielektrikumsschicht zwischen 100 und 300 Angstrom beträgt.
  4. Speicherzelle nach Anspruch 1, wobei die Speicherzelle ein Silizium-Oxid-Nitrid-Oxid-Silizium- (SONGS) Bauelement ist.
  5. Speicherzelle nach Anspruch 4, wobei die Gatedielektrikumsschicht eine Oxid-Nitrid-Oxid-(ONO) Schicht ist.
  6. Speicherzelle nach Anspruch 5, wobei die ONO-Schicht in dem Grabengebiet so gebildet ist, dass die Nitridschicht zu einem Bodengebiet und mehreren Seitenwandgebieten innerhalb des Grabengebiets isoliert ist.
  7. Speicherzelle nach Anspruch 1, wobei die Gatedielektrikumsschicht sich über das Source-Gebiet und das Drain-Gebiet hinaus erstreckt.
  8. Speicherzelle nach Anspruch 1, die ferner umfasst: eine Schwebegateschicht (68), die in dem Grabengebiet und über der Gatedielektrikumsschicht gebildet ist, wobei die Schwebegateschicht zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; und eine dielektrische Zwischengateschicht (72), die zwischen der Schwebegateschicht und der Steuergateschicht angeordnet ist.
  9. Speicherzelle nach Anspruch 8, wobei die Dicke der Gatedielektrikumsschicht zwischen der Oberseitenfläche der Gatedielektrikumsschicht und der Unterseitenfläche der Dielektrikumsschicht zwischen 50 und 150 Angstrom beträgt.
  10. Speicherzelle nach Anspruch 8, wobei die dielektrische Zwischengateschicht eine Oxid-Nitrid-Oxid- (ONO) Schicht ist.
  11. Verfahren zur Herstellung einer Speicherzelle mit den Schritten: Bilden mindestens eines Grabens (59) in einem Halbleitersubstrat (58); Bilden eines abgesenkten Kanalgebiets (52) aus einem Halbleiter einer ersten Leitfähigkeitsart in dem Halbleitersubstrat an der Unterseite jedes Grabens; Bilden eines Source-Gebiets (54) und eines Drain-Gebiets (56) jeweils aus einem Halbleiter einer zweiten Leitfähigkeitsart in dem Halbleitersubstrat auf gegenüberliegenden Seiten jedes Grabens; Bilden einer Gatedielektrikumsschicht (60) auf dem Halbleitersubstrat, wobei die Gatedielektrikumsschicht entlang der Unterseite und den Seitenwänden des Grabens ausgebildet wird; und Bilden einer Steuergateschicht (70) über der Gatedielektrikumsschicht über dem abgesenkten Kanalgebiet.
  12. Verfahren nach Anspruch 11, wobei der Schritt des Herstellens des Source-Gebiets und des Drain-Gebiets Bilden des Source-Gebiets und des Drain-Gebiets über dem abgesenkten Kanalgebiet umfasst.
  13. Verfahren nach Anspruch 11, das ferner die Schritte umfasst: Bilden einer Schwebegateschicht (68) in dem Grabengebiet der Gatedielektrikumsschicht, wobei die Schwebegateschicht zwischen dem Source-Gebiet und dem Drain-Gebiet angeordnet ist; und Bilden einer dielektrischen Zwischengateschicht (72) zwischen der Schwebegateschicht und der Steuergateschicht.
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