CN1868069A - 用于减少短沟道效应的凹陷沟道快闪架构 - Google Patents
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Abstract
本发明描述具有减轻短沟道效应的存储单元。源极区域(54)及漏极区域(56)形成在半导体衬底(58)之内。沟区域(59)形成在该源极区域及该漏极区域之间。凹陷的沟道区域(52)形成在该沟区域、该源极区域及该漏极区域的下方。栅极介电层(60)形成在该凹陷的沟道区域的上及在该源极区域及该漏极区域之间的该半导体衬底的沟区域之内。控制栅极层(70)形成在高于该凹陷的沟道区域的该半导体板上，其中该控制栅极层藉由该栅极介电层而与该凹陷的沟道区域分离。
Description
技术领域
本发明一般系关于闪存组件(flash memory cell)及形成该组件的方法，并且尤其系关于具有减轻的短沟道效应的闪存及用于形成该闪存的方法。
背景技术
在现代集成电路制造中的普遍趋势在于生产尽可能缩小的半导体组件，诸如存储单元(memory cell)。通常由场效晶体管(field effecttransistor，FET)所形成的典型的存储单元包含藉由植入N型或P型杂质于半导体衬底内而形成在该半导体衬底的主动区域中的源极及漏极。配置在该源极及该漏极之间为沟道(或主体(body))区域。配置在该主体区域的上方为栅极电极。该栅极电极及该主体藉由栅极介电层所间隔分离。应该注意的是存储单元可以以块体形式(例如，该主动区域为形成在硅衬底内)或以绝缘层硅(semiconductor-on-insulator，SOI)形式(例如，以配置在绝缘层的上的硅膜，接着该绝缘层配置在硅衬底的上的形式)而形成。
虽然较小的晶体管的制造允许更多的晶体管置放在单一整块衬底的上而让相对大的电路系统形成在相对小的晶粒区域中，这种小型化可能造成复数个效能降低效应。在具有相对短的长度的沟道的场效晶体管组件中，该场效晶体管可能经历称为短沟道效应(short channeleffects，SEC)的复数个不必要的电气特性。当该栅极在该整个沟道区域间并未适当的控制，短沟道效应通常会发生，并且可能包含起始电压(Vt)降低、截止电流(Ioff)上升及漏极引发能障降低(drain induced barrierlowering，DIBL)。当该实体的尺寸降低时，短沟道效应可能变得严重。短沟道效应为使用于该场效晶体管组件的结晶材料的固有的性质的结果。意即，该能隙及在该源极/主体与漏极/主体接合面处之内在的位能随着实体组件尺寸的缩减，诸如在沟道长度上的缩减，是不可改变的。
用以减少短沟道效应的典型技术在于制造具有延伸成为部分该源极/漏极区域的场效晶体管。如同在该技术中众所周知的，该延伸一般使用微量掺杂的漏极(lightly doped drain，LDD)技术而形成。
然而，在该技术中对于具有减轻的短沟道效应的半导体组件，诸如存储单元，及对于制造技术以产生该半导体组件仍然存在需求。
发明内容
依据前文的说明，本发明之一目的系关于存储单元，该存储单元包含半导体衬底具有至少一沟形成在该衬底的表面内、形成在该半导体衬底内的每个沟的底部处的第一传导型式半导体的凹陷的沟道区域、形成在该半导体衬底内在每个沟的相对端上的第二传导型式半导体的源极区域及漏极区域两者、形成在该半导体衬底的上的栅极介电层，该栅极介电层沿着该沟的底部及侧壁而形成及在该栅极介电层上且在该凹陷的沟道区域的上方的控制栅极层。
本发明的第二个目的系关于制造存储单元的方法，包含在半导体衬底内形成至少一个沟的步骤、在该半导体衬底内的每个沟的底部处形成第一传导型式半导体的凹陷的沟道区域、在该半导体衬底内的每个沟的相对端上形成第二传导形式半导体的源极区域及漏极区域两者、形成栅极介电层于该半导体衬底的上，该栅极介电层沿着该沟的底部及侧壁而形成及在该凹陷的沟道区域的上方且该栅极介电层上形成控制栅极层。
本发明的其它目的、特征及优点从下列的详细描述将变得显而易见。然而，应该要了解的是虽然呈现本发明的较佳的实施例，该详细的描述及特定的例子是仅是给定用于说明并且各种修正可以在不脱离本发明的范围下自然地执行。
附图说明
图1A为依据本发明的实施例(浮动栅极型式)的具有凹陷沟道的存储单元的横截面图式。
图1B为依据在图1A中所说明的实施例显示该积体介电层的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)层的横截面图式。
图2为依据在图1A中所说明的实施例显示制造存储单元的例示性加工步骤流程图。
图3A为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3B为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3C为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3D为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3E为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3F为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图3G为依据在图1A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图4A为依据本发明的另一实施例(MirrorBit型式)中具有凹陷沟道的存储单元的横截面图式。
图4B为依据在图4A中所说明实施例显示该栅极介电层的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)层的横截面图式。
图5为依据在图4A中所说明的实施例显示在制造存储单元的例示性加工步骤流程图。
图6A为依据在图4A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图6B为依据在图4A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图6C为依据在图4A中所说明的实施例显示在制造该存储单元的步骤的横截面图。
图6D为依据在图4A中所说明的实施例显示在该存储单元的制造上的步骤的横截面图。
图6E为依据在图4A中所说明的实施例显示在该存储单元的制造上的步骤的横截面图。
具体实施方式
下文为本发明结合附加的图式的详细的说明，其中类似的图式标号于全文中将表示类似的组件。
参考图1A，该图说明依据本发明的实施例的存储单元50。该存储单元50包含配置在N传导性源极区域54及N传导性漏极区域56下方的微量掺杂的P传导性凹陷沟道区域52。该源极区域54及该漏极区域56从该晶圆58的表面延伸至该凹陷的沟道区域52。沟区域59形成在该衬底内的该凹陷的沟道区域52上方并且在该源极区域54及该漏极区域56之间。栅极介电层60沿着该沟区域59的底部及侧壁而形成并且因此维持该沟区域59的“沟形状”，例如如同在图1A中的说明。该栅极介电层60例如可包括SiO2。
配置在该栅极介电层60上方为浮动栅极层68，例如诸如多晶硅浮动栅极层。该浮动栅极层68位在该沟区域59内。在该浮动栅极层60上方为控制栅极层70，例如诸如多晶硅控制栅极。分布在该控制栅极层70及该浮动栅极层68之间为栅极间介电层72(intergate dielectriclayer)，该栅极间介电层72使该控制栅极层70与该浮动栅极层68绝缘。在一实施例中，该栅极间介电层为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层。氧化物-氮化物-氧化物所组成的栅极介电层在该技艺中是众所周知的并且在此将不详细讨论。简要地参考图1B，该氧化物-氮化物-氧化物层72包含夹层在顶部二氧化硅层72a及底部二氧化硅层72c之间的氮化硅层72b。
熟习此项技艺的人士将会了解虽然该存储单元50是实现于块体硅衬底上，本发明亦可以使用例如绝缘层硅技术而实现。
如同藉由一般具有此项技艺的人士所了解，当场效晶体管(例如存储单元)微小化时，该场效晶体管的沟道长度在长度上将缩减并且该场效晶体管形成已知为短沟道效应(short channel effect，SCE)的不期望电气特性。
短沟道效应为不期望的现象，其中，当该沟道长度减少时，受到漏极电压所影响的区域增加且立刻涵盖栅极电极的下区域、降低该半导体衬底表面的位能及造成起始电压的变化(下降)及缩减实际沟道长度。当该组件实体的尺寸，并且尤其当该场效晶体管沟道长度缩减时，短沟道效应变得更加严重。这种结果的事实是由于在该接合面处的能隙及内在的位能是结晶材料(诸如硅)的原有的性质(固定的)，并且无法随着组件在尺寸上更进一步的缩减而改变的。
当短沟道效应变得更加严重时，该漏极电流由于所谓的贯穿(Punch-through)现象可不再藉由该栅极电压所控制，该现象造成在该源极及漏极之间的漏电流增加。贯穿因此造成例如在存储单元的转移栅极中记忆保留能力降低。
当比较类似缩减的组件时，本发明的凹陷的沟道区域52藉由允许相对于习知配置增加的沟道长度而减少短沟道效应。尤其，本发明的凹陷的沟道区域52并未受限于在该源极区域54及漏极区域56之间的距离。尤其，由于该沟道区域52是在该源极区域54及漏极区域56的下方，该沟道区域52可以延伸超过该源极区域54及漏极区域56的限制，例如在该源极区域及漏极区域的下方并且实质上形成“U”形沟道。
参考结合图2的流程图100及图3A至3G的横截面图，显示用于制造存储单元50的例示性的加工步骤。该制程开始于半导体材料58的层，如同在步骤102中所显示。在步骤104中，源极区域54及漏极区域56如同在图3A中所显示形成在该半导体晶圆58之内。用于形成该源极区域54及漏极区域56的常用的方法包含使用源极漏极沟道屏蔽产生该半导体晶圆58的顶部的区域及植入N+掺杂以提供该N+源极区域54及N+漏极区域56。快速热退火(RTA)可以执行以活化该源极区域54及该漏极区域56。用于形成该源极区域54及漏极区域56的此类掺杂物的植入及活化制程对于一般具有集成电路制造技术的通常知识者是已知的。虽然P沟道存储单元已经讨论，熟习此项技术的人士将能了解该存储单元仅为例示性的并且N沟道及/或P沟道组件两者皆能形成在该晶圆58的上。
在步骤106中，沟59形成在该个别的源极区域54及漏极区域58之间，如同在图3B中所显示。例如，该硅组件层藉由形成氮化硅屏蔽在该晶圆58的表面上方而蚀刻以定义及曝露对应于该沟59的区域。氮化硅层接着藉由沉积氮化硅层在该晶圆58的顶部表面的上及使用习知的光学微影技术摹制与蚀刻该氮化硅以形成氮化硅屏蔽在该存储单元上方而形成。一旦具有屏蔽，以诸如溴化氢(hydrogen bromide，Hbr)的蚀刻化合物的非等向性蚀刻将经由使用以在该区域内蚀刻该沟59。
在步骤110中，栅极介电层60沿着该沟区域59的底部及侧壁而形成。每个栅极介电层60维持该个别的沟区域59的沟形状，如同在图3C中所显示。该栅极介电层具有厚度在50埃至150埃的层级，并且例如为使用二氧化硅而形成。在一实施例中该栅极介电层具有约100埃的厚度。用于产生该栅极介电层60的习知的技术包含使用诸如SiH4或四乙氧基硅烷(Tetraethoxysilane，TEOS)的化合物及执行热氧化以氧化此类化合物形成二氧化硅。对于熟习此项技术的人士已知的其它技术亦可以使用。
在步骤112中，浮动栅极68如同在图3D中所显示而形成。该浮动栅极68形成在该沟区域59之内并且每个浮动栅极68占据实质上所有个别的沟区域59。依据该例子，浮动栅极通常藉由沉积掺杂均匀的多晶硅层在该栅极介电层的曝露表面上而形成。该掺杂的多晶硅层通常使用习知的化学气相沉积(chemical vapor deposition，CVD)或电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)技术或类似的技术而形成。该浮动栅极层59接着从该晶圆58的表面选择性地移除。
移至步骤114，形成该栅极间介电层72，如同在图3E中所显示。如同上文所讨论的，在一实施例中，该栅极间积介电层72为氧化物-氮化物-氧化物层并且包含复数个薄膜，例如二氧化硅72c的底部薄膜、氮化硅72b之中间薄膜及二氧化硅72a的顶部薄膜。该氧化物-氮化物-氧化物层72使用习知的沉积技术形成在该浮动栅极68的上方。该氮化硅层72b例如为形成在大约40至80埃的厚度。该底部二氧化硅层72c例如为形成在大约30至70埃的厚度，而该顶部二氧化硅层例如为形成在大约30至70埃的厚度。如同在该技术中所了解，该氧化物-氮化物-氧化物层72可以藉由三个阶段的制程而形成，该制程包含形成二氧化硅的第一薄膜于该浮动栅极层68的上方、沉积氮化硅薄膜于该二氧化硅的上及接着沉积二氧化硅的第二薄膜于该氮化硅薄膜的上。
在步骤116中，该控制栅极层70如同在图3F中所显示而形成。该控制栅极层70的形成包含例如使用如同由熟习此项技术的人士已知的低压化学气相沉积而沉积多晶硅材料层于该栅极间介电层72的表面上。
在步骤118中，该栅极堆栈74如同在图3G中所显示而形成。该控制栅极层70及该栅极间介电层72例如藉由众所周知的光学微影及选择性蚀刻方法而选择性地移除以形成该栅极堆栈74在所需的位置。适当的蚀刻方法的例子为使用适当的蚀刻剂的反应性离子蚀刻(reactive ion etching，RIE)。可被了解的是如同在该技术中已知的其它各种广泛适当的栅极结构可以在步骤118中形成。
该栅极70的产生定义沟道区域52，该沟道区域52例如形成在该存储单元50的该源极区域54及该漏极区域56的下方，如同在图3G中的说明。该沟道区域52藉由该栅极70的工作函数而控制。
虽然并未显示，最终的加工步骤在步骤120内执行。例如，可以形成用于建立电性连接至该存储单元50的电极接触。该存储单元50可以提供具备栅极电极接触以建立电性连接至该控制栅极70。若有需求，亦可以提供源极及漏极接触。亦可以提供其它组件，诸如覆盖(或保护)层、通孔、传导线路及任何其它适当的组件以连接形成在该晶圆58的上的组件。
该上文描述的实施例着重在半导体衬底内部的具有凹陷的沟道区域的存储单元处。尤其，本实施例使用形成在源极及漏极区域下方的凹陷的沟道区域而实现存储单元。当与类似实现缩小的先前技术沟道设计作比较时，该凹陷的沟道藉由允许较长的沟道区域而降低短沟道效应。
该存储单元50为藉由施加正电压(约20伏特)至该控制栅极70及连接该源极区域54至接地端与连接该漏极区域56至高于该源极区域54的预定电位而程序化。横跨该栅极介电层60的最终高电位场导致所谓“Fowler-Nordheim”穿隧的现象。在这种过程期间，由于该浮动栅极是由该栅极间介电层72及该栅极介电层60所围绕，在该核心单元凹陷的沟道区域52内的电子穿隧通过该栅极介电层而进入该浮动栅极68并且变成在该浮动栅极内受到捕捉。另外，正电压供给至该漏极区域56并且该源极区域54连接至接地端。因此，将建立侧向电场以加速电子从该源极区域至该漏极区域。当电子接近该漏极区域时这些电子获得能量并且变成沟道热电子。这时，正电压(约7至10伏特)供给至该控制栅极70并且建立垂直电场以吸引接近该漏极区域56的热电子以跳跃超过该二氧化硅能障至该浮动栅极68。由于该捕捉电子，该单元的起始电压增加。在藉由该捕捉电子所建立的该单元的该起始电压内的此种改变(及因此该沟道传导性)是造成该单元可程化的原因。
为了抹除该存储单元50，正电压(8至10伏特)施加至该源极区域54，并且该控制栅极70维持在负电位(-8至-10伏特)，同时该漏极区域56允许是浮动的。在这些条件下，电场将形成横跨在该浮动栅极68及该源极区域54之间的栅极介电层60。在该浮动栅极内受到捕捉的电子流动朝向及聚集在覆盖该源极区域(或该沟道区域)的浮动栅极部分处并且藉由Fowler-Nordheim穿隧通过该栅极介电层而从该浮动栅极释放及进入该源极区域。当该电子从该浮动栅极移除时，该单元则受到抹除。
读取该存储单元50的习知的技术为施加读取电压至该控制栅极70(3至5伏特)与漏极区域56(0.1至1伏特，通常为0.5伏特)及对该源极区域54接地。这种方式类似于程序化的方法，而不同的处在于读取期间比程序化期间施加较低电位的电压。由于该浮动栅极是具传导性的，该受到捕捉的电荷是完全均匀地分布于整个浮动的导体。在程序化的组件中，该起始电压因此对于整个沟道是较高的且该读取程序变成对称的。这使得电压是否是施加至该漏极及该源极为接地，或是反过来变成没有差异。
参考图4A，该图说明依据本发明的另一实施例的存储单元150。该存储单元150为硅-氧化物-氮化物-氧化物-硅(sliocon-oxide-nitride-oxide-silicon，SONOS)组件并且包含配置在N传导性源极区域154及N传导性漏极区域156下方的微量掺杂的P传导性沟道区域152。该源极区域154及该漏极区域156从该晶圆158的表面延伸至该凹陷的沟道区域152。沟区域159形成在衬底内的该凹陷的沟道区域152的上方及在该源极区域154及该漏极区域156之间。栅极介电层160沿着该沟区域159的底部及侧壁而形成并且因此例如如同在图4A中所说明而维持该沟区域159的“沟形状”。该栅极介电层160具有厚度在100埃至300埃的等级的厚度，并且例如通常为约200埃。
该栅极介电层160包含两个绝缘层160a、160c及电荷捕捉层160b，如同在图4B中所显示。在一实施例中，该栅极介电层160为氧化物-氮化物-氧化物层。该栅极介电层160形成在该沟区域159内使得该绝缘层160a、160c与在该栅极介电层160的上方及下方两者的电荷捕捉层160b形成绝缘。例如，沿着该沟区域159的底部159a，每层160a、160b、160c为实质上平行于该底部159a。当该栅极介电层160沿着该沟区域159的侧壁159b而形成时，每层160a、160b、160c为实质上平行于该侧壁159b。在该源极接合面164及该漏极接合面166处，每个层膜160a、160b、160c为实质上平行于该晶圆158的顶部表面而形成。再者，该栅极介电层160延伸于该存储单元150的该源极区域154及漏极区域156上以避免该电荷捕捉层160b接触该源极区域154及该漏极区域156。
配置在该栅极介电层160上方为控制栅极层170，例如诸如多晶硅控制栅极层。该控制栅极层170位在藉由该栅极介电层160在该源极区域154及该漏极区域156之间所形成的该沟区域159之内及的上方。
熟习此项技术的人士将会了解的是虽然该存储单元150是实现在块体硅衬底上，例如，本发明亦可以使用绝缘层硅技术而实现。
如同上文所讨论的，当场效晶体管(例如存储单元)缩小时，该场效晶体管的沟道长度在长度上是缩减的并且该场效晶体管产生已知为短沟道效应(short channel effect，SCE)的不期望的电气特性。
当比较类似尺寸的组件时，本发明的该凹陷的沟道区域152藉由允许相对于先前技术配置增加的沟道长度而减少短沟道效应。尤其，本发明的凹陷的沟道区域152并未受限于在该源极区域154及漏极区域156之间的距离。尤其，由于该凹陷的沟道区域152是在该源极区域154及漏极区域156的下方，该沟道区域152可以延伸超越该源极区域154及漏极区域156的限制并且形成“U”型沟道，因此产生比在类似尺寸的先前技术配置所发现的更长的沟道。
参考结合图6A-图6E的横截面图及图5的流程图200，该流程图200显示用于制造存储单元150的例示性的加工步骤。该制程开始于如同在步骤202中所显示的半导体材料158的层。在步骤204中，源极区域154及漏极区域156如同在图6A中所显示而形成在该半导体晶圆158内。用于形成该源极区域154及漏极区域156的常用的方法包含使用源极漏极沟道光罩而屏蔽该半导体晶圆158的顶部区域及植入N+掺杂以提供该N+源极区域154及N+漏极区域156。快速热退火(rapidthermal anneal，RTA)可以执行以活化该源极区域154及漏极区域156。用于形成该源极区域154及漏极区域156的此类掺杂物的植入及活化制程对于一般具有集成电路制造的通常知识者是已知的。虽然所讨论的为P沟道内存，熟习此项技术的人士将会了解的是该内存仅为例示性的并且N沟道及/或P沟道组件两者可以在该晶圆158上而形成。
在步骤206中，沟区域159为形成在该个别的源极区域154及漏极区域158之间，如同在图6B中所显示。例如，该硅组件层藉由形成氮化硅屏蔽在该晶圆158的表面上而蚀刻以定义及曝露对应于该沟区域159的区域。氮化硅层接着藉由沉积一层氮化硅在该晶圆158的顶部表面上及使用习知的光学微影技术而摹制与蚀刻该氮化硅而形成以形成氮化硅屏蔽在该存储单元的上。一旦屏蔽后，具有诸如溴化氢(hydrogen bromide，Hbr)蚀刻化合物的非等向性蚀刻将使用以在该区域内蚀刻出该沟159。
在步骤210中，形成该栅极介电层160。该栅极介电层160将形成以配合该沟区域159的形状，如同在图6C中所显示。再者，该栅极介电层可以形成在该源极区域154及漏极区域156的上方。在一实施例中，该栅极介电层使用氧化物-氮化物-氧化物层160而形成。该氧化物-氮化物-氧化物层160使用习知的沉积技术而形成至大约100至300埃的厚度。例如，该氮化硅层160b为形成至大约40至100埃的厚度。例如，该底部二氧化硅层160c为形成至大约30至100埃的厚度，同时该顶部二氧化硅层160a为形成至大约40至100埃的厚度。如同在该技术中的了解，该氧化物-氮化物-氧化物层160可以藉由包含形成第一二氧化硅薄膜、沉积氮化硅薄膜在该二氧化硅上及接着沉积第二二氧化硅薄膜在该氮化硅薄膜的上的三阶段制程而形成。在另一实施例中，在该氮化物层顶部上的该第二氧化物层可以以高K值材料而取代，例如Al2O3。如同在此所使用的，“标准K值介电材料”意指具有相对的介电常数低于10的材料或材料堆栈，同时“高K值介电材料”意指具有相对的介电常数约为10或以上的材料或材料堆栈。
在步骤212中，该控制栅极层170如同在图6D中所显示而形成。该控制栅极层170实质上占据所有该剩余的沟区域159，并且可以延伸在该晶圆158的表面上。该控制栅极层170的形成例如包含如同使用熟习该项技术者所习知的低压化学气相沉积而在该栅极介电层160的表面上沉积多晶硅材料层。
在步骤214中，该栅极堆栈174如同在图6E中所显示而形成。该控制栅极层170及该栅极介电层159可以例如藉由众所周知的光学微影技术及选择蚀刻的方法而选择性地移除以在所需的位置形成该栅极堆栈174。适当的蚀刻方法的例子为使用适当的蚀刻剂的反应性离子蚀刻(reactive ion etching，RIE)。可被了解的是其它适当的栅极结构的广泛的变化如同在该技术中已知者可以在步骤214中而形成。
该栅极170的产生定义沟道区域152，该沟道区域152例如形成在该存储单元150的该源极区域154及该漏极区域156的下方，如同在图6E中的说明。该沟道区域152藉由该栅极170的工作函数所控制。
虽然并未显示，最终的加工步骤在步骤216中执行。例如，电极接触可以形成而用于建立至该存储单元150的电性连接。该存储单元150可以提供具备栅极电极接触以建立至该控制栅极170的电性连接。若有需要，源极及漏极接触亦可以提供。本发明亦可以提供其它组件，诸如覆盖(保护层)层、通孔、导体线路及任何其它适当的组件以内连接至形成在该晶圆158的上的组件。
如同在该第一个实施例中，上文描述的实施例集中在半导体衬底内部的具有凹陷的沟道区域的存储单元处。尤其，本实施例实现使用凹陷的沟道区域形成在源极区域及漏极区域下方的存储单元。当相较于实现类似尺寸的先前技艺沟道设计组件，该凹陷的沟道藉由允许较长的沟道区域而减少短沟道效应。
该存储单元150藉由施加电压至，该栅极170(7至10伏特)及漏极区域156(或源极区域)(4至6伏特)产生垂直及侧向电场，其加速电子从该源极区域154(或漏极区域)沿着该凹陷的沟道152的长度而程序化。当该电子沿着该沟道移动时，某些该电子获得充足的能量以跳跃超过该底部二氧化硅层160c的电位能障并且在该氮化硅层160b内受到捕捉。当更多的电子注入该氮化物层160b内时，在该捕捉的电荷的区域下方的该源极区域154或该漏极区域156附近的该沟道部分的起始电压将增加。
该存储单元150可以藉由同时施加负电位至该栅极170(-4至-8伏特)及正电位至该漏极区域156(4-8伏特)而抹除，使得在该漏极区域附近弯曲的能带在该区域内产生热电洞，并且在藉由该栅极及漏极电压所建立的垂直电场下方，这些热电洞可以跳跃超越该氧化物能障并且在该氮化物储存层内受到捕捉以中和在该程序化操作期间在该处受到捕捉的电子。
读取该存储单元150的习知的技术为施加读取电压至该控制栅极170(3至5伏特)及漏极区域156(1至2伏特)并且将该源极区域154接地。这种方式类似于程序化的方法，而不同的处在于在读取期间比在程序化期间施加较低电位的电压。由于该电荷捕捉层是非传导性的，该受到捕捉电荷是局限在该漏极或源极区域附近。因此，两个位可以储存在单一单元内。在程序化的组件中，该起始电压对于不论是该源极区域或该漏极区域因此是较高的。藉由施加该适当的读取电压在任一漏极或源极区域的上，该两个位可以个别地读取。
虽然本发明的特定的实施例已经详细作描述，应可被了解的是本发明并非同样地限定于该范畴内，而是包含所有在所附的权利要求书精神及项目内的改变、修正及均等。
Claims (13)
1.一种存储单元，包括：
半导体衬底(58)，具有至少一个沟槽(59)形成在该半导体衬底(58)的表面内；
第一导电类型半导体的凹陷的沟道区域(52)，形成在该半导体衬底内的每个沟槽的底部处；
第二导电类型半导体的源极区域(54)及漏极区域(56)，形成在该半导体衬底内的每个沟槽的相对端上；
栅极介电层(60)，形成在该半导体衬底之上，该栅极介电层沿着该沟槽的底部及侧壁而形成；以及
控制栅极层(70)，形成在该凹陷的沟道区域之上的该栅极介电层上方。
2.如权利要求1所述的存储单元，其中该源极区域及该漏极区域是在该凹陷的沟道区域之上。
3.如权利要求1所述的存储单元，其中在该栅极介电层的顶部表面及该栅极介电层的底部表面之间的该栅极介电层厚度于厚度上是在100至300埃之间。
4.如权利要求1所述的存储单元，其中该存储单元为硅-氧化物-氮化物-氧化物-硅SONOS器件。
5.如权利要求4所述的存储单元，其中该栅极介电层为氧化物-氮化物-氧化物ONO层。
6.如权利要求5所述的存储单元，其中该氧化物-氮化物-氧化物ONO层形成在该沟槽区域内以使该沟槽区域内部的底层区域及多个侧壁区域与该氮化物层绝缘。
7.如权利要求1所述的存储单元，其中该栅极介电层延伸于该源极区域及该漏极区域上。
8.如权利要求1所述的存储单元，进一步包括：
浮动栅极层(68)，形成在该沟槽区域内及在该栅极介电层上方，该浮动栅极层位于该源极区域及该漏极区域之间；以及
栅极间介电层(72)，配置在该浮动栅极层及该控制栅极层之间。
9.如权利要求8所述的存储单元，其中在该栅极介电层的顶部表面及该栅极介电层的底部表面之间的该栅极介电层厚度于厚度上是在50及150埃之间。
10.如权利要求8所述的存储单元，其中该栅极间介电层为氧化物-氮化物-氧化物ONO层。
11.一种制作存储单元的方法，包括下列步骤：
在半导体衬底(58)内形成至少一个沟槽(59)；
在该半导衬底内每个沟槽底部处形成第一导电类型半导体的凹陷的沟道区域(52)；
在该半导体衬底内每个沟槽的相对端上形成都是第二导电类型半导体的源极区域(54)及漏极区域(56)；
在该半导体衬底之上形成栅极介电层(60)，该栅极介电层沿着该沟槽的底部及侧壁而形成；以及
在该凹陷的沟道区域之上的该栅极介电层上方形成控制栅极层(70)。
12.如权利要求11所述的方法，其中形成该源极区域及该漏极区域的步骤包含在该凹陷的沟道区域上形成该源极区域及该漏极区域。
13.如权利要求11所述的方法，进一步包括下列步骤：
在该栅极介电层的沟槽区域内形成浮动栅极层(68)，该浮动栅极层位于该源极区域及该漏极区域之间；以及
在该浮动栅极层及该控制栅极层之间形成栅极间介电层(72)。
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