CN1118101C - 具有绝缘栅极的半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 238000005260 corrosion Methods 0.000 description 14
- 230000007797 corrosion Effects 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000004408 titanium dioxide Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000012010 growth Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- -1 boron ion Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
一种半导体器件，包括：表面上形成有槽的半导体区，形成在槽内壁上的第一绝缘膜，形成在槽中并且厚度小于槽深度的栅极和形成在栅极上的第二绝缘膜，其特征在于，半导体区包括：具有第一导电性的漏区，具有第二导电性的基区和具有第一导电性的源区，并且漏区和基区间的界面处于槽深度内的水平面上，基区和源区之间的界面处于槽深度内的水平面上。该半导体器件在形成栅极和在源极和源区之间形成接触时都不再需要使用光刻胶掩模步骤。
Description
技术领域
本发明涉及具有绝缘栅极的半导体器件，还涉及其制造方法。
背景技术
图1表示其表面形成有U形槽的常规MOSFET。
所述MOSFET包括n+半导体衬底1，其上形成有n-外延层2。在n-外延层2的表面上形成有p型基区3，在基区3的表面上形成n+源区4。n-外延层2上除了p型基区3外的部分构成漏区2a。
n-外延层2形成有U形槽5，其从源区4的表面开始穿过基区3到达漏区2a。槽5和一部分源区4用栅氧化膜6覆盖，在栅氧化膜6上形成栅极7。在栅极7和栅氧化膜6上形成层间绝缘膜8，以使栅极7完全被层间绝缘膜8覆盖。在基区3的表面和未形成层间绝缘膜8的一部分源区4表面上，源区4和基区3与源极(未示出)电接触。
下面参照图2A-2C解释上述常规MOSFET的制造方法。
如图2A所示，在n+半导体衬底1中形成n-外延层2。然后，利用热氧化法在外延层2的表面形成二氧化硅膜10，利用化学汽相淀积(CVD)法在整个二氧化硅膜10表面上形成硅氮化物膜11。硅氮化物膜11作为用于防止二氧化硅膜10生长的掩模。此后，利用光刻法和干腐蚀在所选择的区域腐蚀硅氮化物膜11，二氧化硅膜10和外延层2，由此形成槽5。
然后，如图2B所示，热氧化槽5，由此在槽5中形成LOCOS氧化膜13。同时，矩形槽5改变为U形槽。然后利用湿腐蚀完全除去硅氮化物膜。再把LOCOS二氧化膜13作为掩模，将硼离子注入半导体衬底，为使硼扩散而进行退火，由此在外延层2中形成p型基区3。
此后，用LOCOS二氧化膜和光刻胶膜(未示出)作掩模，在基区3中离子注入砷，接着，为了砷的热扩散而进行退火，由此形成n+源区4。外延层2上除了基区3和源区4外的部分还构成n-漏区2a。
如图2C所示，利用湿腐蚀去掉LOCOS氧化膜13和二氧化硅膜10，由此暴露基区3，源区4和槽5。再利用热氧化在槽5的内壁和基区3和源区4的表面上形成栅氧化膜6。利用CVD法在整个外延层2上形成多晶硅层15。
此后，如图1所示，利用光刻法和干腐蚀构图多晶硅膜15，以使未腐蚀的多晶硅膜15只留在槽5中和一部分源区4表面上，由此形成栅极7。之后，利用CVD在外延层2表面用层间绝缘膜8覆盖。
然后在层间绝缘膜8和栅氧化膜6中形成接触，以使基区3的表面和一部分源区4的表面暴露，再利用溅射法，用铝膜完全覆盖外延层2，接着利用光刻法和干腐蚀在选择区域中去掉铝膜，从而形成与基区3和源区4电接触的源极(未示出)。
在上述方法中，为形成多晶硅膜15的栅极7并为使源极和源区4之间电接触而需要实施光刻和腐蚀步骤。所以，在进行上述光刻步骤时，为光刻胶掩模而必须具有对准边缘(registration margin)。这将引起这样的问题：即很难形成小的源区。
在1992年9月14日公开的日本待审专利公报No.4-258174提出了一种半导体器件，它包括表面上形成有沟槽的半导体衬底，覆盖槽的内壁和底壁的栅氧化膜，形成在沟槽中的第一多晶硅膜，被第一多晶硅膜包围用于平面化沟槽的第二多晶硅膜，以及只形成在栅极上用于使第一多晶硅膜与源区电绝缘的氧化膜。
然而，在上述公报中提出的方法具有上述同样的问题。也即：由于光刻胶掩模需要对准边缘，所以形成较小的源区非常困难。
发明内容
就上述常规半导体器件中的问题而言，本发明的目的是提供一种场效应晶体管及其制造方法，其中为形成栅极，和为使源极和源区接触而不再需要进行光刻步骤。
在本发明一个方案中，所提供的制造半导体器件的方法，包括以下步骤：(a)在半导体区上形成第一绝缘膜，(b)形成半导体区的槽，(c)在槽的内壁上形成栅绝缘膜，(d)形成多晶硅膜，以使多晶硅膜填满，(e)深腐蚀此多晶硅膜，从而在槽中形成厚度小于槽的深度的栅极，(f)用第一绝缘膜作掩模，氧化栅极表面，从而在栅极上形成第三绝缘膜，(g)用第三绝缘膜作掩模，在半导体区的表面形成基区，从而使基区的厚度小于槽的深度，基区的导电性不同于半导体区的导电性，(h)用第三绝缘膜作掩模，在基区表面形成源区，源区具有与半导体区相同的导电性，(i)用第三绝缘膜作掩模，暴露基区和源区，(j)在第三绝缘膜、基区和源区上形成源极。
根据本发明，利用深腐蚀多晶硅膜，以自对准方式，未腐蚀的多晶硅膜具有一定厚度地保留在槽中。这样，不用进行光刻步骤就可形成栅极。
此外，不用进行光刻步骤就可在以自对准方式这样形成的栅极上形成第二(或方法中的第三)绝缘膜。
而且，由于用第二(或方法中的第三)绝缘膜作掩模以自对准方式在源区上形成接触，所以在形成栅极和在源区上形成接触时不再需要进行光刻步骤，这意味着不再需要用于为进行那些步骤所用的光刻胶掩模的对准边缘。
结果，本发明使形成平面尺寸小的源区成为可能，而且还可以形成更小尺寸的基本单元(Unit cell)，这就保证了比常规半导体器件更大集成度器件，而且电阻减小了。
附图说明
图1是常规MOSFET的剖面图。
图2A-2C分别是表示制造图1中所示常规MOSFET的方法的各个步骤。
图3是根据本发明优选实施例MOSFET的剖面图。
图4A-4D分别是表示图3中所示MOSFET的制造方法的各个步骤。
具体实施方式
图3表示根据本发明优选实施例的MOSFET。
所示MOSFET包括：包括重掺杂的n+半导体衬底21的半导体区21a和形成在n+半导体衬底21上的外延层22。在外延层22表面上形成有槽25。
在外延层22表面上形成有比槽25的深度浅的结深度的p型基区23。p型基区23表面上形成有其间夹有槽25的n+源区24。外延层22上除了基区23和源区24外的部分还构成漏区22a。漏区22a和基区23之间水平延伸的界面是在槽25的深度内的水平面上。同样，基区23和源区24之间的水平延伸的界面也是在槽25深度内的水平面上。
槽25的内壁用栅氧化膜覆盖。在槽25中形成栅极27。栅极27的厚度小于槽25的深度。在栅极27上形成LOCOS氧化膜28，从而使槽25剩余部分用LOCOS氧化膜28填满。LOCOS氧化膜28应设计成使其表面与外延层22几乎处于一水平面上。
在外延层22和LOCOS氧化膜28上形成源极29，使其与源区24和基区23的表面电接触。
下面参照图4A-4D说明图1中所示上述MOSFET的制造方法。
首先，如图4A所示，n+半导体衬底21表面上形成有含低浓度n型杂质的外延层22。然后利用热氧化法在外延层22表面形成二氧化硅膜30。再利用化学汽相淀积(CVD)法在整个二氧化硅膜30上形成硅氮化物膜31。硅氮化物膜31是作为掩模，防止二氧化硅膜30的生长。此后，利用光刻法和干腐蚀法在选择区域上腐蚀硅氮化物膜31，二氧化硅膜30和外延层22，由此形成到达外延层22的中间深度的槽25。
然后，如图4B所示，热氧化槽25，从而在槽25内壁上形成栅氧化膜26。再利用CVD法在整个外延层22上形成多晶硅膜35，从而使槽25被多晶硅膜35填满。
再如图4C所示，利用干腐蚀法深腐蚀多晶硅膜35，由此形成如此厚度：即将在后面步骤中形成的LOCOS氧化膜28其表面应与外延层22表面处于一个水平面上。结果，在槽25中形栅极27。
如图4D所示，用硅氮化物膜31作为掩模，热氧化栅极27的表面，从而在栅极27表面上形成LOCOS氧化膜28。如此形成的LOCOS氧化膜28其表面几乎与外延层22处于一个水平面上。在形成LOCOS氧化膜28的同时，槽25的上沿被LOCOS氧化膜28腐蚀掉，因此形成圆形的。
然后，用湿腐蚀法完全除去硅氮化物膜31。接着，由LOCOS二氧化膜28作掩模，将硼离子注入外延层22，为了硼的热扩散进行退火，从而在外延层22中形成p型基区23。
接下来，用LOCOS二氧化膜28和光刻胶膜(未示出)作掩模，在基区23中离子注入砷，为了砷热扩散而进行退火，从而在p型基区23中形成n+源区24。外延层22除了p型基区23和n+源区23外还构成n-漏区22a。
如图3中所示，用LOCOS氧化膜13作为掩模，通过湿腐蚀去掉二氧化硅膜30，从而暴露基区23和源区24。然后，利用溅射法用铝膜完全覆盖外延层22，接着利用光刻法和干腐蚀在选择区域中除去铝膜，从而形成与基区23和源区23电接触的源极29。
根据上述方法，在栅极27将被形成时，通过深腐蚀多晶硅膜35，以自对准方式多晶硅膜35未腐蚀部分保留在槽25中，并具有小于槽25深度的一定厚度。这样，就可以在不进行光刻步骤情况下形成栅极27。
另外，还可以用LOCOS氧化膜28作掩模，在已经以自对准方式形成的栅极27上形成源区24。即，可以在不进行光刻步骤的情况下形成栅极27。因此，不象上述常规方法那样，也即不需要在源区24和栅极27之间具有对准边缘。
而且，用LOCOS膜28作掩模，还可以在源区24上形成接触，其将被用作源区24上的源极29。因此，为形成接触不再需要进行光刻步骤，这就保证了不再需要为其所具有的对准边缘。结果，可以形成平面尺寸较小的源区24，这就保证了可以形成更小尺寸的基本单元。
在上述方法中，可以在形成槽25之前形成源区24和基区23。但是，在形成具有浅的结深度的源区24时，由于后面将进行热氧化步骤而形成LOCOS氧化膜28，所以控制源区24的结深非常困难。
在上述实施例中，半导体区21a是由半导体衬底21和外延层22组成。但是，应注意，半导体区21a可以只由半导体衬底21构成。
上述实施例中，半导体衬底21设计成是被重掺杂的并具有n型导电性。但是，应注意到半导体衬底21可以设计成具有p型导电性，这种情况下，半导体器件构成能调制其导电性的MOSFET。
显然，对于本领域技术人员来说，上述实施例中所述n型和p型导电性可以分别改为p型和n型导电性。
Claims (6)
1.一种制造半导体器件的方法，包括以下步骤：
(a)在半导体区上形成第一绝缘膜；
(b)形成半导体区的槽；
(c)在所述槽的内壁上形成栅绝缘膜；
(d)形成多晶硅膜，以使所述槽被所述多晶硅膜填满；
(e)深腐蚀多晶硅膜，从而在所述槽中形成厚度小于所述槽深度的栅极；
(f)用所述第一绝缘膜作掩模，氧化栅极表面，从而在所述栅极上形成第三绝缘膜；
(g)用所述第三绝缘膜作掩模，在所述半导体区表面形成基区，以使所述基区的厚度小于所述槽的深度，所述基区的导电性不同于所述半导体区的导电性；
(h)用所述第三绝缘膜作掩模，在所述基区表面上形成源区，所述源区具有与所述半导体区相同的导电性；
(i)用所述第三绝缘膜作掩模，使所述基区和源区暴露；
(j)在所述第三绝缘膜、所述基区和所述源区上形成源极。
2.如权利要求1的方法，其中所述步骤(a)包括：
(a-1)在半导体衬底上形成外延层；和
(a-2)在所述外延层上形成第一绝缘膜。
3.如权利要求1或2的方法，其中在所述步骤(h)中所形成的所述源区将被重掺杂。
4.如权利要求1或2的方法，其中所述第三绝缘膜是LOCOS氧化膜。
5.如权利要求1或2的方法，其中在步骤(f)中形成的所述第三绝缘膜的厚度应使所述第三绝缘膜与所述外延层处于一个水平面上。
6.如权利要求1或2的方法，其中所述多晶硅膜在所述步骤(e)中深腐蚀，以使在所述步骤(f)中形成的第三绝缘膜的厚度应使所述第三绝缘膜与所述外延层处于一个水平面上。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP231888/97 | 1997-08-28 | ||
| JP9231888A JPH1174513A (ja) | 1997-08-28 | 1997-08-28 | 絶縁ゲート型半導体装置およびその製造方法 |
| JP231888/1997 | 1997-08-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1210370A CN1210370A (zh) | 1999-03-10 |
| CN1118101C true CN1118101C (zh) | 2003-08-13 |
Family
ID=16930611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98117398A Expired - Fee Related CN1118101C (zh) | 1997-08-28 | 1998-08-27 | 具有绝缘栅极的半导体器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6022767A (zh) |
| JP (1) | JPH1174513A (zh) |
| CN (1) | CN1118101C (zh) |
| TW (1) | TW437089B (zh) |
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| CN110729231A (zh) * | 2018-07-17 | 2020-01-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法及半导体器件 |
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| US5298780A (en) * | 1992-02-17 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating same |
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- 1997-08-28 JP JP9231888A patent/JPH1174513A/ja active Pending
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- 1998-08-21 TW TW087113866A patent/TW437089B/zh not_active IP Right Cessation
- 1998-08-27 CN CN98117398A patent/CN1118101C/zh not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030509 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20030509 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
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| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20030813 Termination date: 20140827 |
|
| EXPY | Termination of patent right or utility model |