CN1886803A - 闪存装置 - Google Patents

闪存装置 Download PDF

Info

Publication number
CN1886803A
CN1886803A CNA2004800347670A CN200480034767A CN1886803A CN 1886803 A CN1886803 A CN 1886803A CN A2004800347670 A CNA2004800347670 A CN A2004800347670A CN 200480034767 A CN200480034767 A CN 200480034767A CN 1886803 A CN1886803 A CN 1886803A
Authority
CN
China
Prior art keywords
storage arrangement
layer
conductive layer
conductive
dielectric layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800347670A
Other languages
English (en)
Other versions
CN1886803B (zh
Inventor
W·E·希尔
汪海宏
Y·吴
俞斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1886803A publication Critical patent/CN1886803A/zh
Application granted granted Critical
Publication of CN1886803B publication Critical patent/CN1886803B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器装置(100)包括导电结构(210)、许多的电介质层(410至430)以及控制栅极(510)。电介质层(410至430)绕着该导电结构(210)而形成，而该控制栅极(510)形成于该电介质层(410至430)上。导电结构(210)的一部分作用为存储器装置(100)的漏极区域(1005)，而电介质层(410至430)的至少其中之一作用为存储器装置(100)的电荷储存结构。电介质层(410至430)可包括氧化物－氮化物－氧化物层。

Description

闪存装置
技术领域
本发明系关于存储器装置和制造该存储器装置的方法。本发明对于非易失性存储器装置具有特殊的可应用性。
背景技术
对于相关于非易失性存储器装置的高密度和性能的逐渐扩大需求，而需要有小的设计特征结构、高的可靠度和增加的制造产量。然而，减小设计特征结构，将挑战习知方法的极限。举例而言，减小设计特征结构，将使得存储器装置很难符合其所期望的资料保存需求，例如，十年资料保存需求。
发明内容
本发明的实施例提供了一种使用柱子结构所形成的非易失性存储器装置。氧化物-氮化物-氧化物(ONO)层可形成于柱子结构(pillarstructures)的周围，而多晶硅或金属层可形成于ONO层的上。于ONO层中的氮化物层可作用为用于非易失性存储器装置的电荷储存器或浮置栅电极。多晶硅或金属层可作用为用于非易失性存储器装置的控制栅极，并可藉由ONO层的顶面氧化物层而与浮置栅极分离。
于下列的说明中将提出本发明的部分额外优点和其它特征，而该等部分额外优点和其它特征对于熟悉此项技术者而言将由于下列的说明而变得明白，或可由实施本发明而习得该等额外优点和其它特征。本发明的各项优点和特征可由所附权利要求书所指出的事项实现并获得。
依照本发明，藉由存储器装置而达成部分的上述和其它优点，该存储器装置包括第一导电层、导电结构、许多的电介质层和控制栅极。导电结构形成于该第一导电层上，而第一导电层的一部分作用为用于存储器装置的源极区域。导电结构具有第一端和相对于该第一端的第二端。第一端设置于邻接作用为源极区域的第一导电层的部分，而第二端作用为用于存储器装置的漏极区域。围绕于导电结构的至少一部分而形成电介质层，而电介质层的至少其中的一作用为用于存储器装置的浮置栅电极。控制栅极形成于该电介质层的上。
依照本发明的另一态样，提供一种包括衬底、第一绝缘层、导电结构、许多的电介质层和控制栅极的存储器装置。该第一绝缘层形成于衬底上，而导电结构形成于该第一绝缘层之上。导电结构作用为用于存储器装置的沟道区域。电介质层形成围绕该导电结构的至少一部分，并至少其中一个电介质层作用为用于存储器装置的电荷储存电极。控制栅极形成于该等电介质层上。
依照本发明的另一态样，提供一种包括第一导电层、许多的结构、许多的电介质层和至少一个导电层的非易失性存储器阵列。该第一导电层形成于衬底上，而该第一导电层的部分作用为存储器阵列中的存储单元(cell)的源极区域。该等结构形成于第一导电层上，而各该等结构作用为用于其中一个存储单元的沟道区域。电介质层形成围绕各该结构的各部分，其中，至少其中一个电介质层作用为用于其中一个存储单元的电荷储存电极。该至少一个导电层形成于用于各该等存储单元的多个电介质层之上。
就熟悉此项技术者而言由下列的详细说明对于本发明的其它优点和特征将变得容易明白。各显示和说明的实施例提供构思实施本发明的最佳模式的例子。本发明可作各种显而易知的态样上的修饰，所有的该等修饰将不会脱离本发明的范围。因此，各图式本质上系关于例示性，而非用来限制本发明。
附图说明
参照所附图式，其中各图中具有相同参考号码指示的各组件可表示相同的组件。
图1显示依照本发明的实施例可用来形成柱子结构的范例层的横剖面图。
图2显示依照本发明的实施范例所形成的许多柱子结构的透视图。
图3显示依照本发明的实施范例于图2的装置上形成绝缘层的横剖面图。
图4显示依照本发明的实施范例于图3的柱子结构周围形成电介质层的横剖面图。
图5显示依照本发明的实施范例于图4的装置上形成控制栅极材料的横剖面图。
图6显示依照本发明的实施范例于图5的装置已沉积控制栅极材料后的上视图。
图7显示依照本发明的实施范例于图5的蚀刻控制栅极材料的横剖面图。
图8显示依照本发明的实施范例图7的半导体装置的上视图。
图9显示依照本发明的实施范例于图7的装置上形成位线的横剖面图。
图10显示依照本发明的实施范例于图9的装置于列方向的横剖面图。
具体实施方式
以下参照附图详细说明本发明。于不同图式中相同的参考号码可识认为相同或相似的组件。而且，下列的详细说明并不限制本发明。反之，本发明之范围将由所附权利要求书及其均等内容所界定。
按照本发明的实施例提供了譬如快闪电可拭除只读存储器(EEPROM)装置的非易失性存储器装置，并提供制造该等装置的方法。存储器装置可包括具有电介质层的柱子结构，和形成于该柱子结构周围的控制栅极层。一层或多层的电介质层可作用为用于存储器装置的浮置栅极。
图1为显示依照本发明的实施例所形成的半导体装置100的范例横剖面图。参照图1，半导体装置100可包括绝缘层上覆硅(SOI)结构，该SOI结构包括硅衬底110和形成于该衬底110上的掩埋氧化物层(buried oxide layer)120。掩埋氧化物层120可用习知的方式形成于该衬底110上。于实施范例中，掩埋氧化物层120可包括譬如SiO2的氧化硅，并可具有从大约500埃()至大约2000埃的范围内的厚度。
譬如掺杂的硅化物(silicide)和自行对准硅化物(salicide)的低电阻层130可形成于掩埋氧化物层120上，作用为对于半导体装置100的源极区域或接地，以下将作更详细的说明。于实施范例中，低电阻层130可具有从大约100埃至大约500埃的范围内的厚度。
硅层140可形成于层130上。硅层140可包括单晶硅或多晶硅而具有从大约200埃至大约1000埃的范围内的厚度。可使用硅层140形成柱子结构，如下的更详细说明。
依照本发明所选用的实施例，衬底110和层140可包括譬如锗的其它的半导体材料，或譬如硅-锗的半导体材料组合。掩埋氧化物层120亦可包括其它的电介质材料。
硅层140可图案化或蚀刻以形成结构210，如图2的透视图所示。举例而言，光阻材料可沉积于硅层140之上并图案化，接着蚀刻未由光阻所覆盖的硅层140的部分，以形成许多圆柱形、柱子状结构210(亦称之为柱子结构210或柱子210)的列/行。于实施范例中，可用传统方式，使用蚀刻终止于层130上，而蚀刻硅层140。柱子结构210的高度可以从大约100埃至大约1000埃的范围，柱子结构210的宽度可从大约100埃至大约1000埃的范围内。于一个实施例中，柱子结构210的高度和宽度可以分别是500埃和200埃。柱子结构210亦可以彼此于横方向分离大约100nm至大约1000nm。为了简化的目的，图2显示了二列的柱子结构210，各列包含5个柱子结构210。应了解到可形成额外的柱子结构210的列/行。
于形成柱子结构210后，可形成绝缘层310于层130上，如图3中所示。绝缘层310可靠接于柱子210的基部。于实施范例中，绝缘层310可包括譬如SiO2的氧化物材料，而绝缘层310的厚度可在大约100埃至大约500埃的范围内。对于绝缘层310亦可使用其它的绝缘材料。绝缘层310可将一列柱子210与另一列柱子210隔离。
然后可将许多的薄膜形成于柱子210的周围。于实施范例中，氧化物-氮化物-氧化物(ONO)电介质薄膜可形成于柱子210的周围。例如，氧化物层410可形成于柱子210的周围，如图4中所示。于实施范例中，氧化物层410可以沉积或热生长于柱子210的周围，厚度从大约100埃至大约500埃的范围内。为了简明的目的，图4显示二个柱子210的横剖面图。应了解到氧化物层410可用相似的方式形成于各柱子210的周围。亦应了解到氧化物层410可形成于各柱子210的所有曝露垂直表面的周围。此外，于一些实施例中，氧化物层410可形成于顶表面上。于此等实施例中，于后续制程中将去除顶面覆盖，将于下文中作更详细的说明。
其次，氮化物层420可形成于氧化物层410的周围，如图4中所示。于实施范例中，氮化物层420可沉积从大约100埃至大约500埃的范围内的厚度。然后另外的氧化物层430可形成于氮化物层420的周围，如图4中所示。于实施范例中，氧化物层430可沉积或热生长从大约100埃至大约500埃的范围内的厚度。层410至430形成用于后续形成的存储器装置的ONO电荷储存电介质。详言之，氮化物层420可作用为浮置栅电极，而顶面氧化物层430可作用为栅间电介质。
然后硅层510可形成于半导体装置100上，如图5中所示。硅层510可用为对于后续形成的控制栅电极的电极材料。于实施范例中，硅层510可包括使用习知的化学气相沉积(CVD)所沉积的多晶硅，达到从大约100埃至大约1000埃的范围内的厚度。或可选用譬如锗或硅与锗的组合的其它半导体材料、或各种金属，作为栅极材料。
然后可将硅层510图案化并蚀刻到绝缘层310而中止。举例而言，图6显示依照本发明于硅层510已经蚀刻形成标以610和620的硅列后，半导体装置100的上视图。参照图6，列610和620各包括5个柱子210(用虚线显示)、围绕着柱子210的ONO层410至430(用虚线显示)、以及围绕着ONO层410至430的硅层510。绝缘层310将列610与620电隔离。显示于图6中的硅层510可以与柱子210的上表面实质上成平面。于此实施中，可蚀刻或平面化显示于图5中的硅层510，而使得该硅层510可实质上与柱子210的上表面成平面。
然后可蚀刻硅层510而曝露出柱子210的上部。例如，可回蚀刻柱子210以曝露柱子210的顶表面和上部，如图7中所示。于实施范例中，于蚀刻后可曝露约100埃至大约500埃的柱子210的上部。于蚀刻制程期间，也许蚀通位于柱子210之间的硅层510的部分至绝缘层310，如图7中所示。
图8显示于蚀刻硅层后，曝露出柱子210的上部的半导体装置100的上视图。参照图8，半导体装置100包括数行标示为810至850，由ONO层410至430和多晶硅510所环绕的柱子210。绝缘层310可分离行810至850。
其次，譬如铝或铜的金属可沉积及图案化于半导体装置100上形成金属层910，如图9中所示。金属层910的厚度可从大约200埃至大约2000埃范围内。参照图9，金属层910可作用为用于半导体装置100的位线。位线译码器(图中未显示)可耦接至金属层910，以促进内存体装置100程序化或从内存体装置100读出资料。
图10显示半导体装置100于列方向的例示横剖面图。各柱子210，包围的ONO层410至430，以及栅极层510可作用为存储器阵列中的存储单元。参照图10，标记为1005的柱子210的上部可作用为半导体装置100中存储单元的漏极区域，而标记为1010的靠接柱子210的下部的层130部分可作用为半导体装置100的存储单元的源极区域。因此，存储单元的沟道形成于垂直柱子210中。
可根据特殊的最终装置需求，而掺杂源极/漏极区域1010和1005。例如，n型或p型杂质可植入于源极/漏极区域1010和1005。例如，譬如磷的n型掺杂物可植入剂量大约1×1019原子/平方公分(atoms/cm2)至大约1×1020原子/平方公分，而植入能量大约10KeV至大约50KeV。或可选用譬如硼的p型掺杂物，以相似的剂量和植入能量来植入。可根据特定的最终装置需求，而选用特定的植入剂量和能量。一般熟悉此项技术者将能够根据电路需求而最佳化源极/漏极植入制程。此外，可于形成半导体装置100中较早的步骤，譬如在形成ONO层410之前，掺杂源极/漏极区域1010和1050。再者，可根据特殊的电路需求，使用各种之间隔件(spacers)和倾斜角度(tilt angle)植入制程来控制源极/及漏极接面的位置。然后可执行活化退火(activation annealing)以活化源极/漏极区域1010和1005。
图10中所示获得的半导体装置100具有硅-氧化物-氮化物-氧化物-硅(SONOS)层结构。也就是说，半导体装置100可包括具有ONO电介质层410至430的硅柱子结构210，以及形成于其上的控制栅极510。柱子结构210作用为用于存储器装置的沟道区域或衬底电极，而ONO层410至430可作用为电荷储存结构。
半导体装置100可操作为非易失性存储器装置，譬如NOR型快闪EEPROM。可藉由施加偏压，例如大约10V至控制栅极510，而完成程序化。也就是说，若偏压施加至控制栅极510，则电子可穿隧从源极/漏极区域1010和1005进入浮置栅电极(例如，氮化物层420)。可藉由施加例如大约10V的偏压至控制栅极510而完成拭除。于拭除期间，电子可穿隧从浮置栅电极(例如，氮化物层420)进入源极/漏极区域1010和1005。
可使用显示于图9和图10中的半导体装置100以形成非易失性存储器阵列。举例而言，图9和图10中的半导体装置100显示了二个存储单元各用来储存单位信息(single bit of information)。依照实施范例，可用相似于图9和图10中所示的许多存储单元来形成存储器阵列。举例而言，许多的位线，譬如显示于图9中的位线910，可各耦接至各柱子210的列(row)或行(column)。许多的控制栅极，譬如显示于图10中的控制栅极510，可各电耦接至存储单元的行或列，该行或列存储单元与位线910偏移(offset)90度，并作用为存储器阵列的位线(word lines)。然后位线译码器(图中未显示)和位线译码器(图中未显示)可分别耦接至位线910和位线510。然后可使用该位线和位线译码器以促进存储器阵列的各特定存储单元的程序化，或读出储存于各特定存储单元中的数据。依此方式，可形成高密度非易失性存储器阵列。
因此，依照本发明，使用许多的垂直柱子结构，而形成闪存装置。优点是，柱子210使得用于存储器装置的沟道能形成于垂直结构，由此当与习知闪存装置相比较时，有助于所得到的存储器装置100达成增加电路密度。本发明亦能容易整合入习知的半导体制程。
于前面的说明中，为了提供本发明的完全了解，而提出了许多特定的详细说明，譬如特定的材料、结构、化学物、制程等。然而，可不依靠此处所提出的特定详细说明而实施本发明。于其它例子中，为了不致于不必要的模糊了本发明的真实性，而不再详细说明已知的制程结构。
能藉由习知的沉积技术而沉积依照本发明的用于制造半导体装置的电介质和导电层。例如，可使用譬如包括低压CVD(LPCVD)和增强CVD(ECVD)的各种型式CVD制程的金属化技术。
本发明可应用于制造FinFET半导体装置，而尤其是具有设计特征结构100nm及以下的FinFET装置。本发明可用来形成任何种形式的半导体装置，但为了避免模糊了本发明的真正特征，而因此未再提出详细说明。于实施本发明中，使用到习知的光学微影和蚀刻技术，而因此于本文中不再详细提出此等技术的细节。此外，虽然已详细说明了图5的形成半导体的一系列制程，但应了解到于其它符合本发明的实施中可改变制程步骤次序。
于本揭示说明书中，仅显示和说明了本发明的较佳实施例和少数其变化的例子。将了解到，本发明能够使用于各种其它组合和环境，并能够在如此文中所表示的本发明概念范围内作修饰。
此外，除非对本申请案说明书中的组件、动作、或指令已作了明确的说明，否则使用于本申请案说明书中的该等组件、动作、或指令将不解释为对于本发明所必不可或缺或一定必要的。而且，如本申请案原文说明书中所使用的不定冠词“a”将包含了一个或多个项目，而当真的仅有一项时，则将使用“一个(one)”语词来表示。

Claims (10)

1.一种存储器装置(100)，包括：
第一导电层(130)，其中该第一导电层(130)的一部分作为存储器装置(100)的源极区域(1010)；
导电结构(210)，形成于该第一导电层(130)上，该导电结构(210)具有第一端和相对于该第一端的第二端，其中该第一端设置于邻接作为该存储器装置(100)的源极区域(1010)的第一导电层(130)的部分，而其中该第二端作为该存储器装置(100)的漏极区域(1005)；
多个电介质层(410至430)，围绕于该导电结构(210)的至少一部分而形成，其中该电介质层(410至430)的至少其中之一作为该存储器装置(100)的浮置栅电极；以及
控制栅极(510)，形成于该多个电介质层(410至430)之上。
2.如权利要求1所述的存储器装置(100)，其中该导电结构(210)基本上为圆柱形。
3.如权利要求2所述的存储器装置(100)，其中该导电结构(210)具有从大约100埃至大约1000埃的范围内的厚度，和从大约100埃至大约1000埃的范围内的宽度。
4.如权利要求1所述的存储器装置(100)，其中该多个电介质层(410至430)包括：
第一氧化物层(410)，围绕该导电结构(210)而形成，
氮化物层(420)，围绕该第一氧化物层(410)而形成，以及
第二氧化物层(430)，围绕该氮化物层(420)而形成，其中该氮化物层(420)作为该浮置栅电极。
5.如权利要求1所述的存储器装置(100)，进一步包括：
衬底(110)；以及
形成于该衬底(110)上的掩埋的氧化物层(120)，其中该第一导电层(130)形成于该掩埋的氧化物层(120)上。
6.一种存储器装置(100)，包括衬底(110)和形成于该衬底(110)上的第一绝缘层(120)，该存储器装置(100)的特征在于：
导电结构(210)，形成于该第一绝缘层(120)之上，该导电结构(210)作为存储器装置(100)的沟道区域；
多个电介质层(410至430)，围绕该导电结构(210)的至少一部分而形成，并且所述电介质层(410至430)的至少其中一个作为存储器装置(100)的电荷储存电极；以及
控制栅极(510)，形成于该多个电介质层(410至430)之上。
7.如权利要求6所述的存储器装置(100)，进一步包括：
导电层(130)，形成于该第一绝缘层(120)与该导电结构(210)之间，其中该导电层(130)邻接该导电结构(210)的一部分作为该存储器装置(100)的源极区域(1010)；以及
第二绝缘层(310)，形成于该第一导电层(130)上，并邻接该导电结构(210)的下部。
8.如权利要求6所述的存储器装置(100)，其中该多个电介质层(410至430)具有从大约300埃至大约1500埃的范围内的组合厚度。
9.一种非易失性存储器阵列(100)，包括：
第一导电层(130)，形成于衬底(110)上，其中该第一导电层(130)的部分作为该存储器阵列中的存储单元的源极区域；
多个结构(210)，形成于该第一导电层(130)上，其中各该多个结构(210)作为其中一个存储单元的沟道区域；
多个电介质层(410至430)，围绕各该多个结构的部分而形成，其中该多个电介质层(410至430)的至少其中一个作为其中一个存储单元的电荷储存电极；以及
至少一个导电层(510)，形成于各该存储单元的多个电介质层(410至430)之上。
10.如权利要求9所述的非易失性存储器阵列，进一步包括：
多条位线(910)，其中各该多条位线(910)接触许多个该多个结构(210)，其中该至少一个导电层(510)包括多个导电层(510)，以及其中各该导电层(510)接触与一群存储单元有关的该多个电介质层的最上一层，并作为该非易失性存储器阵列(100)的字线。
CN2004800347670A 2003-12-04 2004-10-26 闪存装置 Active CN1886803B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/726,508 2003-12-04
US10/726,508 US6933558B2 (en) 2003-12-04 2003-12-04 Flash memory device
PCT/US2004/035482 WO2005062310A1 (en) 2003-12-04 2004-10-26 Flash memory device

Publications (2)

Publication Number Publication Date
CN1886803A true CN1886803A (zh) 2006-12-27
CN1886803B CN1886803B (zh) 2011-09-14

Family

ID=34633347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004800347670A Active CN1886803B (zh) 2003-12-04 2004-10-26 闪存装置

Country Status (8)

Country Link
US (1) US6933558B2 (zh)
JP (1) JP2007513519A (zh)
KR (1) KR101142990B1 (zh)
CN (1) CN1886803B (zh)
DE (1) DE112004002399T5 (zh)
GB (1) GB2424518B (zh)
TW (1) TWI358134B (zh)
WO (1) WO2005062310A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511452A (zh) * 2017-02-28 2018-09-07 华邦电子股份有限公司 或非型闪速存储器及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
KR100598109B1 (ko) * 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US8785268B2 (en) * 2006-12-21 2014-07-22 Spansion Llc Memory system with Fin FET technology
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
WO2008146760A1 (ja) * 2007-05-24 2008-12-04 National Institute Of Advanced Industrial Science And Technology 記憶素子及びその読み出し方法
KR100878347B1 (ko) * 2007-05-28 2009-01-15 한양대학교 산학협력단 소노스 메모리 소자 및 그 제조 방법
US7898021B2 (en) * 2007-10-26 2011-03-01 International Business Machines Corporation Semiconductor fin based nonvolatile memory device and method for fabrication thereof
KR100950044B1 (ko) 2008-04-14 2010-03-29 한양대학교 산학협력단 멀티비트 플래시 메모리 소자 및 플래시 메모리, 그리고플래시 메모리 소자의 구동 장치 및 방법
US7781817B2 (en) * 2008-06-26 2010-08-24 International Business Machines Corporation Structures, fabrication methods, and design structures for multiple bit flash memory cells
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US10276728B2 (en) * 2017-07-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including non-volatile memory cells
CN109285838B (zh) * 2018-08-28 2023-05-02 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2877462B2 (ja) * 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JPH0878635A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
DE19600422C1 (de) * 1996-01-08 1997-08-21 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6207515B1 (en) * 1998-05-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Method of fabricating buried source to shrink chip size in memory array
JP4332278B2 (ja) * 2000-03-10 2009-09-16 Ｏｋｉセミコンダクタ株式会社 不揮発性メモリの製造方法
JP5792918B2 (ja) * 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
KR100483035B1 (ko) * 2001-03-30 2005-04-15 샤프 가부시키가이샤 반도체 기억장치 및 그 제조방법
JP4770061B2 (ja) * 2001-05-31 2011-09-07 ソニー株式会社 不揮発性半導体記憶装置、および、その製造方法
DE10130766B4 (de) * 2001-06-26 2005-08-11 Infineon Technologies Ag Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
JP2003218242A (ja) * 2002-01-24 2003-07-31 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
DE10220923B4 (de) 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US6551880B1 (en) * 2002-05-17 2003-04-22 Macronix International Co., Ltd. Method of utilizing fabrication process of floating gate spacer to build twin-bit monos/sonos memory
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108511452A (zh) * 2017-02-28 2018-09-07 华邦电子股份有限公司 或非型闪速存储器及其制造方法
CN108511452B (zh) * 2017-02-28 2021-04-30 华邦电子股份有限公司 或非型闪速存储器及其制造方法

Also Published As

Publication number Publication date
KR20060123264A (ko) 2006-12-01
GB2424518A (en) 2006-09-27
GB2424518B (en) 2007-07-04
US6933558B2 (en) 2005-08-23
WO2005062310A1 (en) 2005-07-07
KR101142990B1 (ko) 2012-05-11
CN1886803B (zh) 2011-09-14
DE112004002399T5 (de) 2006-10-19
TW200532923A (en) 2005-10-01
JP2007513519A (ja) 2007-05-24
TWI358134B (en) 2012-02-11
GB0612036D0 (en) 2006-07-26
US20050121716A1 (en) 2005-06-09

Similar Documents

Publication Publication Date Title
US11056507B2 (en) Memory arrays and methods used in forming a memory array
US5087584A (en) Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
CN1868069A (zh) 用于减少短沟道效应的凹陷沟道快闪架构
CN1886803A (zh) 闪存装置
CN1868067A (zh) 具有三个电气隔离的电极的晶体管及形成方法
KR20060028765A (ko) 비휘발성 메모리 디바이스
US20070020820A1 (en) Process for forming an electronic device including discontinuous storage elements
CN1503352A (zh) 非挥发内存胞元及制造方法
CN1795510A (zh) 具有电荷存储位置的存储器
JPH09507608A (ja) スペーサフラッシュセルプロセス
CN1531011A (zh) 在半导体器件设置中提供自对准接点的方法
CN1176494C (zh) 超密集动态随机存取存储单元及其制造方法
CN1653615A (zh) 非易失半导体闪存及制造方法
CN1841707A (zh) 形成存储器件的方法
JP2964969B2 (ja) 不揮発性半導体記憶装置及びその製造方法
CN1123472A (zh) 具有供补偿过擦除操作用的侧壁分隔栅非易失半导体器件
US20230247828A1 (en) Memory Array And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN1816913A (zh) 非易失性半导体存储器
CN1248316C (zh) 非易失性半导体存储单元及其半导体电路配置的制造方法
CN1832134A (zh) 于半导体装置中形成栅电极图案的方法
US7348239B2 (en) Semiconductor device and method of manufacturing the same
CN1659709A (zh) 具沟槽晶体管氮化物只读存储器记忆单元的制造方法
CN1674257A (zh) 快闪存储器结构及其制作方法
CN1734771A (zh) 浮动栅极非易失性存储器及其制作方法
CN1286165C (zh) 非易失性存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SPANSION CO., LTD.

Free format text: FORMER OWNER: SPANSION CO.,LTD.

Effective date: 20070330

Owner name: SPANSION CO.,LTD.

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20070330

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070330

Address after: California, USA

Applicant after: SPANSION LLC

Address before: California, USA

Applicant before: Spanson Co.

Effective date of registration: 20070330

Address after: California, USA

Applicant after: Spanson Co.

Address before: California, USA

Applicant before: ADVANCED MICRO DEVICES, Inc.

C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160317

Address after: California, USA

Patentee after: CYPRESS SEMICONDUCTOR Corp.

Address before: California, USA

Patentee before: SPANSION LLC