CN1248316C - 非易失性半导体存储单元及其半导体电路配置的制造方法 - Google Patents

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Abstract

本发明提出一种非易失性半导体存储单元及其半导体电路配置的制造方法，这种方法是在半导体衬底(1)内形成上方具有第一绝缘层(2)的有源区(AA)、一个电荷存储层(3)、第二绝缘层(4)、以及一个控制层(5)。为了缩小存储单元的面积，故在第三绝缘层(9)内形成至少与源极区/漏极区(S/D)的部分范围重叠的开口(O)，源极区/漏极区(S/D)经由在绝缘桥形接片(11)上形成的源极引线和漏极引线(SL2，DL1)通过开口(O)彼此直接接触。

Description

非易失性半导体存储单元及其半导体电路配置的制造方法
技术领域
本发明涉及一种非易失性半导体存储单元及其半导体电路配置的制造方法，特别是一种闪速电可擦可编程只读存储单元(Flash-EPROM-Speicherzelle)和/或一种可以选择性的控制其源极引线和漏极引线并具有选择式逻辑非或(SNOR)结构的存储器。
背景技术
目前计算器和/或计算机通常是利用硬式磁盘驱动器(硬盘)来存储大量的资料。但是这种供存储大量数据用的硬盘需要占用相当大的空间，而且构成硬度的组件有许多是可以拆卸的。因此硬盘有时候会出问题，而且消耗的电力也相当可观。此外，由于未来的计算器和/或计算机、以及其它数字产品(例如：数字相机、数字随身听、个人数字助理器--PDA等)的体积都会变得愈来愈小，因此传统的机械式存储装置将愈来愈难以满足人们的需求。
由于传统机械式存储装置具有上述缺点，因此近年来各种电子式存储装置的应用范围变得愈来愈广，这些有别于传统机械式存储装置的电子式存储装置包括闪存、电可擦可编程只读存储器(E2PROM)、可擦可编程只读存储器(EPROM)、以及其它类似装置。在此类可擦可编程的电子式存储装置中，最具有代表性、也是最重要的可算是所谓的“与非”门(NAND)半导体存储装置及逻辑非或(NOR)半导体存储装置。在这两种半导体存储装置中，存储单元均具有单晶体管存储单元，且在半导体衬底的一个有源区内会形成一个源极区和一个漏极区，同时在位于这个源极区和漏极区之间的沟道段的上方有一个绝缘的电荷存储层。
在NAND半导体电路配置中，为数众多的开关组件彼此串联在一起，并经由一个共同的选择门电路和/或选择晶体管被控制；而在NOR半导体电路配置中，开关组件以并联和/或矩阵方式排列，而且可以分别对每一个开关组件进行控制。
图1是一种典型的SNOR半导体路电配置(选择式NOR)的简化示意图，与具有“共同源极(common source)”结构的NOR半导体电路配置不同的是，SNOR半导体路电配置都可以选择性的经由一条源极引线(SL1，SL2，......)和一条漏极引线(DL1，DL2，......)对每一个开关组件(T1，T2，......)个别的进行控制。例如可以经由各个位线控制(BLC)，也就是所谓的共同位线(BL1，BL2，......)，来实现这种选择性的控制。由于SNOR结构并没有任何预先规定的最小沟道长度的限制，因此利用这种方式可以进一步缩小半导体电路配置的尺寸。
图2是如图1的典型的SNOR半导体路电配置的配置方式的简化示意图。如图2所示，开关组件(T1，T2，......)形成于半导体衬底上具有直条状的结构的有源区。为数众多排列成行的直条状有源区(AA)被多条横向排列且同样是直条状的层堆栈叠在上面，其中叠在最上面的层堆栈就是控制层和/或开关组件(T1，T2，......)的字线(WL1--WL3)。直条状有源区(AA)与直条状字线(WL1--WL3)的每一个交叉点和/或重叠区都是一个开关组件(T)。为了与漏极区(D)和源极区(S)形成接触，故需设置接点(K)。接点(K)通常是设置在有源区(AA)内，但是其范围经常可以延伸至相邻的绝缘区(浅沟槽绝缘，STI)内。位线(BL)的源极引线(SL1，SL2，......)及漏极引线(DL1，DL2，......)则位于更上一层(最好是第一个金属化层)。这样漏极引线就可以经由相应的接点(K)与其所属之位于有源区上的漏极区(D)形成连接；同样的源极引线(SL1)也可以经由应相的接点与其所属的源极区形成连接。
由于需要另外设置源极引线，因此这种典型的配置方式的金属化程度是具有“共同源极(common source)”结构的配置方式的两倍以上，这对于欲缩小半导体电路配置的尺寸而言是一个很大的限制与的缺点。这种典型的SNOR半导体存储单元的表面积至少是12F2(通常是20F2)，其中F是指微影技术能够达到的最小结构宽度。另外一个缺点是，矩形波状的源极引线和漏极引线还会产生一种可能会使源极引线和/或漏极引线一直变窄到断路的所谓的微影人工痕迹。
本发明的目的是提出一种能够以简单的方式将尺寸进一步缩小的非易失性半导体存储单元及其半导体电路配置的制造方法。
采用具有本发明所提供的半导体存储单元、半导体电路配置、以及本发明的制造方法即可达到上述目的。
发明内容
本发明的半导体存储单元具有一有源区(AA)，其形成在一半导体衬底(1)上，所述有源区(AA)用作源极区/漏极区(S/D)；具有多个字线堆栈(WLx)，其由形成于所述半导体衬底(1)上的一个第一绝缘层(2)、形成于所述第一绝缘层(2)上的一个电荷存储层(3)、形成于所述电荷存储层(3)上的一个第二绝缘层(4)、以及形成于所述第二绝缘层(4)上的一个控制层(5)所形成；具有一个绝缘保护层(6，7，8)，其环绕至少所述多个字线堆栈(WLx)；具有一个第三绝缘层(9)，其形成于所述半导体衬底(1)及所述字线堆栈(WLx)上。
特别是经由使用一个至少在一部分源极区/漏极区上方有开口的第三绝缘层，以及一个绝缘桥形接片，以形成至少一条在至少一个侧壁上具有一条源极引线和一条漏极引线的位线，其中源极引线和漏极引线可分别经由开口直接接触源极区及漏极区，这样就可以得到能够使半导体存储单元的总表面积缩小到5F2的程度的源极引线和漏极引线的副微影结构宽度。利用这种方法就可以使存储密度大幅提高，进而降低存储单元的单位制造成本。
源极引线和漏极引线最好是以间隔物的形式形成于绝缘桥形接片上，这样就可以得到相当于位线的一个层的厚度的结构宽度。
源极引线和漏极引线最好是以导电性良好的定向凝固掺杂多晶硅制成，这样可以使本发明的非易失性半导体存储单元及其半导体电路配置的制造变得更为容易。
第三绝缘层最好是作为对源极引线、漏极引线、以及绝缘桥形接片的选择性蚀刻阻挡层，以便进一步简化制造方法并使源极引线和漏极引线的形成变得更简单、更可靠。一种非常有利的方式是以一个氮化硅层作为第三绝缘层，以便在进行蚀刻时能够对多晶硅制成的源极区及漏极区、以及以适当的材料(例如TEOS氧化物)制成的绝缘桥形接片达到很好的选别性。
最好是以一个导电层或非导电层作为电荷存储层。
为了避免在有源区发生所谓的沟槽蚀刻，可以将源极引线/漏极引线和/或开口设计成彼此重叠的方式，这样虽然会使存储单元的尺寸变得比较大，但是却可以改善接触的情况。
附图说明
以下配合图及实际的实施方式对本发明的特征作进一步的说明。
图1：一种典型的半导体电路配置的简化等效电路图。
图2：如图1的一种典型的半导体电路配置的简化上视图。
图3：利用本发明的制造方法制造半导体电路配置时，在完成第一阶段的制造步骤后的简化上视图。
图4：一个为形成合于本发明要求之开口所使用的掩膜。
图5：利用本发明的制造方法制造半导体电路配置时，在完成第二阶段的制造步骤后的简化上视图。
图6：如图5的半导体电路配置沿A-A’断面的简化断面图。
图7：如图5的半导体电路配置沿B-B’断面的简化断面图。
图8：本发明的半导体电路配置的另外一种实施方式的部分放大断面图。
图9：如图5的半导体电路配置沿C-C’断面的简化断面图。
具体实施方式
图3显示利用本发明的制造方法制造具有SNOR结构的半导体电路配置时，在完成第一阶段的制造步骤后的简化上视图。
要制造如图3显示的SNOR半导体电路配置首先必需进行的步骤为(仅以文字说明，未在图3中详细绘出)：利用适当的方法(例如沟槽绝缘)在一衬底(1，例如硅半导体衬底)内形成直条状的有源区(AA)，此处所使用的最好是一种浅沟槽绝缘(shallow trench isolation，STI)。由于有源区(AA)是直条状，因此在进行微影时不会发生因有源区(AA)的边角或复杂的几何形状而造成的困难。
接着在晶片表面和/或有源区(AA)形成第一绝缘层(2)，绝缘层(2)最好是一个隧道氧化物层，而且最好是以二氧化硅为材料制成。也可以利用离析法或其它适当方法来形成第一绝缘层(2)。在本发明的一种有利的实施方式中，由于每一个开关组件都是由一个单晶体管存储单元(EZ)所构成，因此在下一个步骤中的电荷存储层(3)最好是经由多晶路的离析以“悬浮栅”(floating gate)的方式形成。但是本发明的范围并不限于使用此种导电的电荷存储层，而是也包括使用不导电的电荷存储层，但如用于所谓的硅氧氮氧硅(SONOS)存储单元的就是一种不导电的电荷存储层。
为了形成彼此之间不通电的电荷存储层，接下来的一个步骤是在x方向上进行形成电荷存储层(3)的第一个结构化步骤，也就是先在沿着有源区(AA)的方向上形成条状的电荷存储层。在完成这个通常是以微影方式进行的结构化步骤后，下一个步骤是在晶片上离析出第二绝缘层、第一导电层(5)、以及一个部分保护层(6)。第二绝缘层(4)最好是由按照氧化物/氮化物/氧化物(ONO)的顺序结合成的一种所谓的耦合氧化物所构成，但是除此之外当然也可以使用其它具有高εr值的介电层作为第二绝缘层(4)。第一导电层(5)可以是由一个高掺杂的导电多晶硅层所构成，这个高掺杂的导电多晶硅层会在后续的制造步骤中形成字线。最好是以一个硬式掩膜作为部分保护层(6)。
接下来的制造步骤是利用一个电阻(未在图中未出)经由一般的的微影方式对部分保护层(6)、控制层(5)、以及第二绝缘层(4)进行结构化处理，且最好是以部分保护层(6)作为在y方向上的掩膜进行干式蚀刻，以形成字线堆栈，接着再以相同的方式选择性的对第一绝缘层(2)将第二绝缘层(5)及电荷存储层(3)去除，以形成电荷存储层(3)的小岛。最后对被蚀刻过的字线堆栈进行再处理工作，例如将聚合物去除及清理晶片表面等工作。
一个可选择性增加的制造步骤是在字线堆栈的侧壁上形成一个最好是由氧化物构成的侧壁绝缘层(8)，例如利用加热氧化作用形成一个氧化层。接下来的制造步骤是经由字线堆栈以自动调整之离子注入的方式在半导体衬底(1)的有源区(AA)内形成源极区/漏极区(S/D)，此步骤使用的通常是对称的结。如果要使用非对称的p/n结，只要另外增加一个遮蔽步骤即可达到目的。
接下来的制造步骤是在字线堆栈的侧壁上形成所谓的间隔物(7)，以作为半导体存储单元保护层的另外一个部分，例如经由对一个绝缘层进行离析及各向异性向下蚀刻的步骤即可形成此种间隔物。
在去除第一绝缘层(2)之后(也可以在前面的步骤中先将这个绝缘层去除)，即可得到如图3所示之本发明的SNOR半导体电路配置的简化上视图。
接下来的制造步骤是在晶片表面形成第三绝缘层(9)。在晶片表面形成的这个第三绝缘层(9)最好能够作为其下方的各个层的选择性蚀刻阻挡层。例如一个具有足够厚度的氮化硅层就可以作为蚀刻阻挡层之用。
接下来的制造步骤是配合如图4所示的掩膜对第三绝缘层(9)进行短时间的干式蚀刻，以便在第三绝层(9)内的特定位置形成开口，这些开口均位于字线堆栈之间，并至少使一部分的有源区(AA)露空。
如图5所示，这些开口均直接位于两条相邻的字线堆栈和/或字线(WL1，WL2，WL3，......)之间，并以使有源区(AA)只有一半面积和/或部分面积露空的曲折状方式分布在有源区(AA)上方。如图5所示这些开口均为正方形，但是也可以将这些开口制作成其它任何形状，而且也可以移动位置以调整有源区(AA)的露空面积(变大或变小都可以)，这样就可以避免发生所谓的沟槽问题(详见后面的说明)。
如图5所示，完成在第三绝缘层(9)内形成开口的步骤后，接着形成一个绝缘桥形接片层(11，亦称为虚设层)，并在x方向上进行微影结构化，以产生如图5所示位于有源区(AA)之间的绝缘桥形接片(11)。利用这种方式可以消除不当的高度差，特别是经由电荷存储层和/或小岛(3)产生的高度差。不过原则上也可以将此种绝缘桥形接片(11)直接设置在有源区(AA)的上方。例如可以用经由离析方式形成一个由氧化物构成的所谓的虚设层作为桥形接片层，和/或为绝缘桥形接片(11)加上一个由氧化物构成的所谓的虚设层。特别是以氧化硅作为此种虚设层可以对作为蚀刻阻挡层的第三绝缘层(9)产生一选择性的蚀刻作业。
接下来的制造步骤是在晶片表面离析出一个位线层(10)，然后再加以改造成在绝缘桥形接片(11)的侧壁上形成源极引线和漏极引线(SL1，DL1，SL2，DL2，......)。例如可以在晶片表面离析出定向凝固掺杂多晶硅以形成位线层，然后再经由间隔物蚀刻进行结构改造。此步骤之间隔物蚀刻系以各向异性干式蚀刻来进行，利用这种蚀刻方式可以仅在一个方向上对位线层进行蚀刻。由于所使用的绝缘桥形接片(11)及接下来对位线层进行的改造步骤，导致厚度相当于位线层(10)之副微影源极引线象漏极引线(SL1--DL2)的产生，这些源极引线象漏极引线(SL1--DL2)均位于两片经微影形成的桥形接片之间，且彼此均相隔一足够的间距。
图6显示如图5之本发明的SNOR半导体电路配置沿A-A’断面的简化断面图。由于在图5及图6中凡具有相同标号的结构层均代表相同或具有相同作用的结构层，因此已在前面说明过的结构层就不再重复说明。
依据图6，由于开口(0)是以曲折状的方式排列，因此每两个源极区/漏极区(S/D)中只有一个是有露空的，至于其它的部分则全部被第三绝缘层(9)覆盖住。因此形成于绝缘桥形接片(11)之侧壁上的漏极引线(D4)只为每两个源极区/漏极区中的一个产生与有源区(AA)的直接接触。因此所有的漏极区都可以经由相应的漏极引线(例如D4)被接触到，而一条未在图6中绘出的源极引线(S4)则与另外一个源极区(S)接触。为了形成欧姆接触(电阻接触)，位线层(10)及源极区/漏极区(S/D)均应具有相同的导电类型(p或n)。但如果位线层是由金属构成，则导电类型的种类就没有任何影响。
图7显示如图5的本发明的SNOR半导体电路配置沿B-B’断面的简化断面图。由于在图5及图7中凡具有相同标号的结构层均代表相同或具有相同作用的结构层，因此已在前面说明过的结构层就不再重复说明。
依据图7，在第三绝缘层(9)内有形成特定形状及尺寸的开口(0)、以及位线层(10)和/或所属的源极引线和漏极引线具有一特定的厚度的情况下，可能会在有源区(AA)内发生过度蚀刻的现象，导致在半导体衬底内和/或在有源区内第三绝缘层(9)的边角和/或边缘部分形成所谓的沟槽(G)。沟槽(G)的形成可能导致源极区/漏极区(S/D)内的导电性变小，或是基本功能受损。
为了避免在形成源极引线和漏极引线(SL1--DL2)时发生过度蚀刻的现象，可以经由调整/移动开口(0)及源极引线和漏极引线的尺寸/位置，使其产生重叠，以有效防止沟槽的形成。
图8显示如图7的本发明的另外一种实施方式的部分放大断面图。在这种实施方式中，位于第三绝缘层(9)内的开口被缩小至能够使所形成的源极引线和漏极引线和/或所属的位线层(10)产生足够的重叠范围的程度。为了产生足够的重叠范围，还可以利用相同的方式改变位线层(10)的厚度或是开口(0)的位置。利用这种方式就可以在半导体衬底(1)的有源区(AA)形成与源极区/漏极区(S/D)的可靠的接触，而不会有形成前述之沟槽的危险。
图9显示如图5的本发明的半导体电路配置沿C-C’断面的简化断面图。由于在图5及图9中凡具有相同标号的结构层均代表相同或具有相同作用的结构层，因此已在前面说明过的结构层就不再重复说明。
从图9可以看出存储单元的尺寸大幅缩小，在最有利的情况下，有源区(AA)及绝缘桥形接片(11)的源极引线和漏极引线(SL1--DL2)的长度只需2.5F即已足够。因此对典型的存储单元宽度2F而言，可计算出最小存储单元面积为2.5F×2F＝5F2。这个数字远小于现有技术能够达到的最小存储单元面积12F2。若将一般的校正容许误差考虑进去，则本发明之存储单元的典型面积为6F2，远小于现有技术之存储单元的典型面积20F2。因此利用本发明的方法可以大幅缩小SNOR半导体存储单元的面积。
在以上的实施方式中，第三绝缘层是一个氮化硅层，桥形接片层是一个氧化物层，位线层是一个多晶硅层。但是本发明的范围绝不仅限于使用这些材料，而是可以使用其它许多不同的材料来构成这些结构层，其中第三绝缘层作为位于其上之其它结构层的选择性蚀刻阻挡层。同样的，虽然在以上的实施方式中，电荷存储层(3)是一个导电层；但是在本发明的其它实施方式中，电荷存储层也可以是一个不导电层，而且不论是单层结构或是多层结构均可。同样的，虽然在以上的实施方式中，位线层是一个定向凝固掺杂多晶硅层；但是在本发明的其它实施方式中，位线层也可以是由一个另外的导电层所构成，或是具有多层结构，例如硅化层。
此外还可以增加一个蚀刻步骤，以去除位于绝缘桥形接片(11)末端的源极引线和漏极引线的末端区，这样就可以彻底排除源极引线和漏极引线之间发生短路的危险性。
此外也可以将开口(0)布置成直线排列，此种情况会产生一具有矩形波状结构和/或曲折状结构的绝缘桥形接片及所属的源极引线和漏极引线。

Claims (19)

1.一种非易失性半导体存储单元，具有：
一个有源区(AA)，其形成在半导体衬底(1)上，所述有源区(AA)用作源极区/漏极区(S/D)；
多个字线堆栈(WLx)，其由形成于所述半导体衬底(1)上的一个第一绝缘层(2)、形成于所述第一绝缘层(2)上的一个电荷存储层(3)、形成于所述电荷存储层(3)上的一个第二绝缘层(4)、以及形成于所述第二绝缘层(4)上的一个控制层(5)所构成；
一个绝缘保护层(6，7，8)，其环绕所述多个字线堆栈(WLx)；
一个第三绝缘层(9)，其形成于所述半导体衬底(1)及所述字线堆栈(WLx)上；
所述非易失性半导体存储单元的特征在于，所述非易失性半导体存储单元还具有：
至少一个绝缘桥形接片(11)，其形成于所述第三绝缘层(9)上，并作为至少一条位线，所述位线在所述绝缘桥形接片(11)的至少一个侧壁上具有一条源极引线(SL2)和一条漏极引线(DL1)，其中所述源极引线及所述漏极引线(SL2，DL1)可分别经由所述第三绝缘层(9)内的开口(O)直接接触所述源极区/漏极区(S/D)。
2.如权利要求1的非易失性半导体存储单元，其特征为：形成于所述绝缘桥形接片(11)上的源极引线和漏极引线(SL2，DL1)用作间隔物。
3.如权利要求1或2所述的非易失性半导体存储单元，其特征为：所述源极引线和漏极引线(SL2，DL1)以定向凝固掺杂多晶硅制成。
4.如权利要求1所述的非易失性半导体存储单元，其特征为：所述绝缘桥形接片(11)以四乙氧基硅氧化物制成。
5.如权利要求1所述的非易失性半导体存储单元，其特征为：所述第三绝缘层(9)是一个氮化硅层。
6.如权利要求1所述的非易失性半导体存储单元，其特征为：所述电荷存储层(3)是一个导电层或是一个不导电层。
7.如权利要求1所述的非易失性半导体存储单元，其特征为：所述源极引线和漏极引线(SL2，DL1)将所述开口(O)部分或全部覆盖住。
8.如权利要求1所述的非易失性半导体存储单元，其特征为：所述第一绝缘层(2)由一种隧道氧化物构成，所述第二绝缘层(4)由一种耦合氧化物构成。
9.一种非易失性半导体电路配置，具有多个以矩阵方式配置的如权利要求1至8中任一项所述的非易失性半导体存储单元，其特征为：有源区(AA)、绝缘桥形接片(11)、以及源极引线和漏极引线(SL2，DL1)以行状方式排列；形成字线的控制层(5)以列状方式排列；第三绝缘层(9)内的开口(O)是以至少能够使所述有源区(AA)部分露空的曲折状方式排列。
10.一种非易失性半导体电路配置的制造方法，该制造方法具有以下的步骤：
a)在一个半导体衬底(1)内形成直条状的有源区(AA)；
b)在所述半导体衬底(1)上形成一个第一绝缘层(2)及在所述第一绝缘层(2)上形成一个电荷存储层(3)；
c)在x方向上进行所述电荷存储层(3)的结构化步骤；
d)在所述电荷存储层(3)上形成一个第二绝缘层(4)，在所述第二绝缘层(4)上形成一个控制层(5)，以及在所述控制层(5)上形成一个部分保护层(6)；
e)在y方向上进行所述部分保护层(6)、控制层(5)、第二绝缘层(4)、以及电荷存储层(3)的结构化步骤，以形成直线状的字线堆栈(WLx)；
f)在所述半导体衬底(1)的有源区(AA)内形成源极引线和漏极引线(S/D)；
g)在所述字线堆栈的侧壁上形成间隔物(7)，并去除未被覆盖住的所述第一绝缘层(2)；
h)在所述半导体衬底上形成一个第三绝缘层(9)；
i)在所述第三绝缘层(9)内形成至少使所述有源区(AA)部分露空的开口(O)；
j)在所述第三绝缘层(9)上形成一个绝缘桥形接片层(11)；
k)在y方向上对桥形接片层进行结构化处理，以形成所述绝缘桥形接片层(11)；
l)形成一个位线层(10)；
m)对所述位线层(10)进行改造，以便在所述绝缘桥形接片层(11)的侧壁上形成所述源极引线和漏极引线(SL2，DL1)。
11.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：在步骤m)进行一间隔物蚀刻。
12.如权利要求10或11所述的非易失性半导体电路配置的制造方法，其特征为：在步骤m)进行一各向异性干式蚀刻。
13.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：以适当的方式进行形成所述开口(O)的步骤i)及改造位线层(10)的步骤m)，使所述源极引线和漏极引线(SL2，DL1)在所述开口(O)处与所述第三绝缘层(9)重叠。
14.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：增加一步骤n)去除位于所述绝缘桥形接片(11)末端的源极引线和漏极引线(SL2，DL1)的末端区。
15.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：在步骤l)离析出一个定向凝固掺杂多晶硅层，以作为所述位线层(10)。
16.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：在步骤h)形成作为对所述绝缘桥形接片层(11)及所述位线层(10)的选择性蚀刻阻挡层的所述第三绝缘层(9)。
17.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：在步骤b)形成的电荷存储层(3)是一个单层或多层的导电层及/或不导电层。
18.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：在步骤h)形成一个氮化硅层。
19.如权利要求10所述的非易失性半导体电路配置的制造方法，其特征为：所述位线层(10)及源极区/漏极区(S/D)具有相同的导电类型。
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