CN111739890B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件的制造方法，在利用掩膜层刻蚀半导体衬底而形成有源区之后，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面，该弧形曲面的纵剖形状介于椭圆弧和圆弧之间，其最大理想值可以为圆弧，此时，当现有设计规则定义有源区的线宽为A时，本发明改良后的有源区的弧形曲面所对应的表面弧长介于A和3.14A之间，有效沟道宽度被显著增大，根据导通电流与有效沟道宽度成正比的关系，器件的导通电流随之被显著增大，进而能有效提高器件速度和性能。此外，在将所述有源区的顶部表面修整为弧形曲面后仍保留有掩膜层，以在后续利用掩膜层来打开绝缘隔离层，简化工艺，节约成本。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造技术领域，特别涉及一种半导体器件的制造方法。
背景技术
平面半导体器件的技术发展遵循摩尔定律向前演进，更低的功耗和更高的速度成为目前平面半导体器件技术发展的主旋律。而对于逻辑电路，MOS晶体管的导通电流与其有效沟道长度成反比，因此提高逻辑电路的速度的方式通常是降低MOS晶体管的有效沟道长度，由此，逻辑电路一路演进到现今的5纳米工艺。
以代码型闪存为例，请参考图1所示，代码型闪存的编程(Program)是采用热电子注入方式(Hot Electron Injection)来实现，具体地，编程时，在其存储单元的晶体管的栅端上施加电压Vg＝8～10V，源端接地(即源端电压Vs＝0V)，而且为了克服单晶硅(即漏端)和二氧化硅(即栅介质层)之间3.2eV的势垒高度，在漏端上必须施加高于3.2V的漏端电压Vd，例如Vd＝3.5～4.5V，才能使漏端和沟道形成的漏结靠近栅极的地方产生热电子，且产生的热电子能得到足够的能量而穿越势垒。但是，定量的漏端电压Vd限制了代码型闪存的沟道长度进一步微缩的可能性，而有效沟道长度不能进一步降低，就导致代码型闪存的存储单元的导通电流Idsat难以提高。
而重复擦写次数是代码型闪存的关键性能指标。其中，某存储单元处于编程态和擦除态的区分，以该存储单元的导通电流Idsat大小来判定。如图2所示，如果存储单元的导通电流Idsat大于某一个特定值Iref，则判定为擦除态；若存储单元的导通电流Idsat小于这个特定值Iref，则判定为编程态。由于重复擦写会导致存储单元性能退化，进而导致擦除态下存储单元的导通电流Idsat的降低，这会使得下一代技术t-1的辨识窗口Dt-1远小于上一代技术t的辨识窗口Dt。
所以为了保证十万次重复擦写，用于判定编程态和擦除态的辨识窗口必须足够大。而过小的辨识窗口会导致下一代技术t-1的重复擦写次数指标不达标，所以在不增加器件尺寸的前提下，为了保持使下一代技术t-1能够保持上代技术t的关键性能指标，增加存储单元的导通电流Idsat成为关键因素。
也就是说，不改变现有设计规则的前提下，如何增大晶体管的导通电流，以提高器件速度和性能，成为亟待解决的技术问题之一。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，在不改变现有设计规则的前提下，能够增大器件导通电流，提高器件速度和性能。
为实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底上形成掩膜层；
S2，对所述掩膜层和所述半导体衬底进行有源区刻蚀，以在所述半导体衬底中形成多个有源区，相邻有源区之间形成有沟槽；
S3，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面；
S4，在所述沟槽中填充绝缘隔离层，且所述绝缘隔离层还暴露出剩余的掩膜层的顶面；
S5，去除所述掩膜层，并回刻蚀所述绝缘隔离层，以形成沟槽隔离结构。
可选地，在所述步骤S1中，在所述半导体衬底上形成掩膜层之前，还对所述半导体衬底进行热氧化，以形成衬垫氧化层。
可选地，在所述步骤S3中，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面的步骤包括：
S3.1.1，至少刻蚀所述掩膜层的侧壁，以使得所述掩膜层的线宽缩小；
S3.1.2，对所述有源区进行表面氧化以形成表面氧化层；
S3.1.3，去除所述表面氧化层，以重新暴露出所述有源区的表面；
S3.1.4，多次执行步骤S3.1.1至步骤S3.1.3，直至所述有源区的顶部表面修整到要求的弧形曲面。
可选地，在所述步骤S3中，采用一选择性湿法腐蚀工艺同时刻蚀所述掩膜层的侧壁和顶壁，以在缩小所述掩膜层的线宽的同时，降低所述掩膜层的高度。
可选地，在所述步骤S1中形成的掩膜层的材质包括氮化硅；在所述步骤S3中，所述选择性湿法腐蚀工艺的刻蚀剂包括磷酸溶液，刻蚀时间为5秒～20分钟。
可选地，在所述步骤S3.1.3中，采用另一湿法腐蚀工艺去除所述表面氧化层。
可选地，在所述步骤S3.1.4中，每次刻蚀所述掩膜层的刻蚀时间相同，或者，随着执行步骤S3.1.1至步骤S3.1.3的次数的增加，刻蚀所述掩膜层的刻蚀时间逐渐缩短，以将所述有源区的顶部表面修整为弧形曲面。
可选地，在所述步骤S3中，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面的步骤包括：
S3.2.1，至少刻蚀所述掩膜层的侧壁，以使得所述掩膜层的线宽缩小；
S3.2.2，对所述掩膜层暴露出的所述有源区的顶角进行湿法腐蚀和/或离子轰击，以使得所述掩膜层暴露出的所述有源区的顶角圆角化；
S3.2.3，多次执行步骤S3.2.1至步骤S3.2.2，直至所述有源区的顶部表面修整到要求的弧形曲面。
可选地，所述步骤S4中，在所述沟槽中填充绝缘隔离层的步骤包括：
在所述半导体衬底和所述掩膜层上沉积绝缘隔离层，沉积的绝缘隔离层至少填满所述沟槽；
对沉积的所述绝缘隔离层进行顶部平坦化，直至暴露出所述掩膜层的顶面。
可选地，在所述步骤S5中，采用湿法腐蚀工艺回刻蚀所述绝缘隔离层，以形成所述沟槽隔离结构。
可选地，所述的制造方法，在所述步骤S5之后，还包括：依次形成隧穿介质层、浮栅、栅间介质层以及控制栅，其中，所述控制栅和所述有源区相交，所述栅间介质层夹在所述浮栅和所述控制栅之间以及所述控制栅和所述沟槽隔离结构之间，所述浮栅夹在所述控制栅和所述有源区之间，所述隧穿介质层夹在所述浮栅和所述有源区之间。
与现有技术相比，本发明的技术方案至少具有以下有益效果之一：
1、本发明中，由于在利用掩膜层刻蚀半导体衬底而形成有源区之后，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面，该弧形曲面的纵剖形状介于椭圆弧和圆弧之间，其最大理想值可以为圆弧，此时，当现有设计规则定义有源区的线宽为A时，本发明改良后的有源区的弧形曲面所对应的表面弧长介于A和3.14A之间，有效沟道宽度被增大，根据导通电流与有效沟道宽度成正比的关系，器件的导通电流随之被增大，进而能有效提高器件速度和性能。
2、在将有源区顶部表面修整成弧形曲面之后，仍剩余有掩膜层，该剩余的掩膜层在所述沟槽中填充绝缘隔离层后被去除，能直接形成用于打开绝缘隔离层的开口，避免使用光刻工艺来刻蚀打开绝缘隔离层，能简化工艺，节省工艺成本。
3、当待制造的半导体器件为代码型闪存时，其存储单元的有源区的顶部表面被改良为呈弧形曲面，能增大该存储单元的导通电流，进而能有效增加其编程态和擦除态的辨识窗口，提高其可重复擦写次数。
4、当要求的有效沟道宽度相同的情况下，可以进一步减小有源区的线宽，由此，提供持续微缩技术的可能性，在同等产品性能的前提下，有利于得到更小的芯片面积，从而提高产品竞争力，降低生产成本。
附图说明
图1是现有的代码型闪存的一存储单元编程时的器件剖面结构及电子穿越的示意图。
图2是现有的代码型闪存的两代技术下的编程态和擦除态的辨识窗口示意图。
图3是本发明具体实施例的半导体器件的制造方法流程图。
图4至图12是图3所示的制造方法流程中的器件结构剖面示意图。
图13是图3所示的制造方法流程中的器件结构俯视示意图。
图14是现有的代码型闪存的器件结构剖面示意图。
图15是本发明与现有技术在相同设计规则下的辨识窗口的比较示意图。
具体实施方式
晶体管导通电流原理：
Figure BDA0002553180030000051
式中，Idsat为导通电流，Cox为寄生电容，μ为常数，W为有效沟道宽度，L为有效沟道长度，VGS为栅源电压差，VT为阈值电压。
从上式中可以看出，晶体管导通电流Idsat与有效沟道长度L成反比，与有效沟道宽度W成正比。
正如背景技术所述，逻辑电路一路演进到现今的5纳米工艺，其主要是为了降低MOS晶体管的有效沟道长度L，提高逻辑电路的速度。
但是，晶体管导通电流Idsat还与有效沟道宽度W成正比，所以此时可以通过增加有效沟道宽度W来提高导通电流。
基于此，本发明的核心思想在于，在不改变现有设计规则的前提下，通过将有源区的顶部表面改良为弧形曲面，由此来增加有效沟道宽度，进而达到增大导通电流Idsat的目的。
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
请参考图3，本发明一实施例提供一种半导体器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底上形成掩膜层；
S2，对所述掩膜层和所述半导体衬底进行有源区刻蚀，以在所述半导体衬底中形成多个有源区，相邻有源区之间形成有沟槽；
S3，逐渐缩小所述掩膜层的线宽，并将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面；
S4，在所述沟槽中填充绝缘隔离层，且所述绝缘隔离层还暴露出剩余的掩膜层的顶面；
S5，去除所述掩膜层，并回刻蚀所述绝缘隔离层，以形成沟槽隔离结构。
请参考图4，在所述步骤S1中，首先，提供半导体衬底200，该半导体衬底200可以是本领域技术人员所熟知的任意合适的半导体衬底材料，例如硅、绝缘体上硅、锗、硅锗、绝缘体上锗、绝缘体上硅锗、砷化镓、磷化铟或者外延片等。然后，通过干氧化或湿氧化等热氧化工艺对半导体衬底200进行氧化，以形成衬垫氧化层(pad oxide)201，其中，当半导体衬底200为硅衬底或者绝缘体上硅衬底时，衬垫氧化层201的材质为二氧化硅。接着，通过化学气相沉积等工艺，在衬垫氧化层201上覆盖掩膜层202，所述掩膜层202的材质不同于衬垫氧化层201，其材料可以包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、介电常数K低于3的低K介质、介电常数K高于7的高K介质、有机涂布层、光刻胶等中的至少一种。本实施例中，掩膜层202为氮化硅。衬垫氧化层201能够缓解掩膜层202和半导体衬底200之间的应力。在本发明的其他实施例中也可以省略衬垫氧化层201。
请继续参考图4，在所述步骤S2中，对所述掩膜层202和所述半导体衬底200进行有源区刻蚀，以在所述半导体衬底200中形成多个有源区200a。具体地过程包括：首先，在硬掩膜层202上涂覆光刻胶层，并采用有源区掩膜板对光刻胶进行光刻，以在光刻胶层中形成有源区图案。然后，以光刻胶层为掩膜，刻蚀所述硬掩膜层202，以将光刻胶层中的有源区图案转移到硬掩膜层202中，然后去除光刻胶层，这样既可以防止光刻胶层的继续存在导致后续刻蚀的深度过大，又可以避免光刻胶层的存在，导致后续刻蚀过程中产生过多的有机副产物，从而保证了有源区图案向下转移的精度。接着，以具有有源区图案的硬掩膜层202为掩膜，刻蚀衬垫氧化层201以及部分厚度的半导体衬底200，以在半导体衬底200中形成多个有源区200a，相邻有源区200a之间具有沟槽203，沟槽203用于在后续形成绝缘隔离结构，来隔离相邻元件，例如隔离相邻的存储单元。
请参考图4至图7，在所述步骤S3中，通过刻蚀工艺逐渐缩小所述掩膜层202的线宽，并在每次刻蚀缩小掩膜层202的线宽之后，均对掩膜层所暴露出的有源区200a的顶角进行圆角化，以最终将所述掩膜层202暴露出的所述有源区200a的顶部表面修整为弧形曲面。本实施例中，实现步骤S3的一种示例方法包括以下步骤：
S3.1.1，请参考图4和图5，采用一选择性湿法腐蚀工艺来同时刻蚀所述掩膜层202的侧壁和顶壁，由此回推掩膜层202，以缩小所述掩膜层202的线宽，并降低所述掩膜层202的高度，此时回推后剩余的掩膜层记作202a，掩膜层202a因线宽相对减小，此时剩余的掩膜层202a的线宽小于所述有源区200a的顶部线宽。其中，选择性湿法腐蚀工艺的刻蚀剂的选材，能够使得掩膜层202分别相对有源区200b均具有高刻蚀选择比，例如当掩膜层202为氮化硅时，刻蚀剂为磷酸溶液，选择性湿法腐蚀工艺的执行时间，即刻蚀掩膜层202的刻蚀时间为5秒～20分钟，例如为1分钟～20分钟。，当有衬垫氧化层201时，回推掩膜层202后会暴露出下方的部分衬垫氧化层201，在回推掩膜层202后，可以进一步去除衬垫氧化层201，以暴露出掩膜层202外侧的有源区200a的顶部；当没有衬垫氧化层201时，回推掩膜层202后会暴露出下方的有源区200a的顶部。
S3.1.2，请继续参考图5，可以采用炉管热氧化工艺(Furnace Oxide)、原位水蒸气氧化工艺(ISSG Oxide，in-situ steam generation Oxide)、湿氧化(wet oxidation)、或快速热氧化(RTO)工艺等氧化工艺对所述有源区200a的暴露表面进行表面氧化，该氧化工艺不仅会消耗有源区200a的暴露表层，还会对有源区200a在前受到的损伤进行修复，由此以形成表面氧化层(liner oxide)204，该表面氧化工艺将有源区顶角(即沟槽203a的边缘的顶部)形成为圆角，表面氧化后剩余的有源区记作200b。
S3.1.3，请参考图5和图6，采用另一选择性湿法腐蚀工艺来去除所述表面氧化层204，由此重新暴露出所述有源区200b的表面。该选择性湿法腐蚀工艺的刻蚀剂的选材，能够使得表面氧化层204相对掩膜层202和有源区200b均具有高刻蚀选择比。例如，当半导体衬底200为硅时，表面氧化层204的材质为二氧化硅，选用的刻蚀剂为氢氟酸溶液，该氢氟酸溶液不会对有源区200b的表面产生不必要的损伤，刻蚀时间为5秒～60秒。由于表面氧化工艺的消耗和修复作用，该有源区200b的表面相对有源区200a的表面会变得圆滑，有源区200b的整体线宽会相对图4中的有源区200a减小一些，沟槽203a的线宽会相对图4中的沟槽203的线宽加大一些。
S3.1.4，请参考图5至图7，多次执行步骤S3.1.1至步骤S3.1.3，直至所述有源区200c的顶部表面修整到要求的弧形曲面。其中，执行次数大于1。在该过程中，由于在步骤S3.1.2中有源区顶部边缘区域(即顶角处)相对有源区其余区域的氧化速率更大，造成在步骤S3.1.3中有源区顶部边缘区域的硅被消耗地更多，每执行一次步骤S3.1.1至步骤S3.1.3，线宽进一步缩小的掩膜层所暴露出的有源区顶角就会被调整成圆角，因此最终在多次执行S3.1.1至步骤S3.1.3后，有源区200c的顶部表面能变成一个弧形曲面。且此时，剩余的掩膜层202b的线宽可以减小到工艺所允许的最小线宽。此外，由于每次执行步骤S3.1.2的表面氧化工艺，都需要氧气和有源区表层的硅等半导体反应而消耗一定厚度的有源区，所以每次执行步骤S3.1.3后的有源区的整体线宽会相对前一次多次后的有源区的整体线宽变小一些，最终形成的有源区200c的整体线宽会相对步骤S2中初始形成的有源区200a的线宽减小一些，沟槽203b的宽度会相对步骤S2中初始形成的沟槽203的宽度加大一些，且有源区200c的整体表面会相对有源区200a更加圆滑。
上述实现步骤S3的方法中，可以使得每次执行步骤S3.1.1至步骤S3.1.3时，刻蚀所述掩膜层的刻蚀时间相同，由此使得形成的弧形曲面相对平缓一些，更接近椭圆弧；也可以使得，随着执行步骤S3.1.1至步骤S3.1.3的次数的增加，刻蚀所述掩膜层的刻蚀时间逐渐缩短，由此使得实现的弧形曲面更接近圆弧。此外，执行步骤S3.1.1至步骤S3.1.3的次数设置的越多，每次掩膜层的线宽变化的越小，形成的弧形曲面越圆滑，越接近圆弧。
需要说明的是，上述实施例中，虽然以掩膜层刻蚀回推结合有源区表面氧化的方法为例，来逐渐缩小所述掩膜层的线宽，并将每次掩膜层所暴露出的有源区的顶角进行圆角化，由此最终将有源区的顶部表面修整为弧形曲面，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，在工艺条件允许的情况下，还可采用任意合适的工艺方法来逐渐缩小所述掩膜层的线宽，并进一步采用任意合适的圆角化工艺将每次掩膜层暴露出的有源区的顶角圆角化，以最终将有源区顶部表面修整为弧形曲面。
例如，可以通过掩膜层刻蚀回推结合有源区表面湿法腐蚀的方法，来逐渐缩小所述掩膜层的线宽，并将有源区顶部表面修整为弧形曲面，具体过程包括：
S3.2.1，先通过一选择性湿法腐蚀工艺对掩膜层刻蚀回推，以使得所述掩膜层的线宽缩小；
S3.2.2，采用另一选择性湿法腐蚀工艺对所述掩膜层暴露出的所述有源区的顶角进行湿法腐蚀，以使得所述掩膜层暴露出的所述有源区的顶角圆角化，刻蚀剂例如是氢氧化铵、过氧化氢和水的混合溶液；
S3.2.3，多次执行步骤S3.2.1至步骤S3.2.2，直至所述有源区的顶部表面修整到要求的弧形曲面。
再例如，可以通过掩膜层刻蚀回推结合有源区顶角离子轰击的方法，来逐渐缩小所述掩膜层的线宽，并将有源区顶部表面修整为弧形曲面，具体过程包括：
S3.2.1，先通过一选择性湿法腐蚀工艺对掩膜层刻蚀回推，以使得所述掩膜层的线宽缩小；
S3.2.2，对所述掩膜层所暴露出的有源区的顶角进行离子轰击，所述离子轰击所使用的离子包括氩、氦中的至少一种，由于对所述有源区的顶角进行离子轰击时，在有源区的顶角处的离子溅射率比较高，所以离子轰击可以将所述顶角的部分或全部进行圆角化；
S3.2.3，多次执行步骤S3.2.1至步骤S3.2.2，直至所述有源区的顶部表面修整到要求的弧形曲面。
又例如，可以通过掩膜层刻蚀回推结合有源区表面湿法腐蚀并辅以顶角离子轰击的方法，来逐渐缩小所述掩膜层的线宽，并将有源区顶部表面修整为弧形曲面，具体过程包括：
S3.2.1，先通过一选择性湿法腐蚀工艺对掩膜层刻蚀回推，以使得所述掩膜层的线宽缩小；
S3.2.2，采用另一选择性湿法腐蚀工艺对所述掩膜层暴露出的所述有源区的顶角进行湿法腐蚀，并在进行所述湿法腐蚀之前和/或之后，对所述掩膜层所暴露出的有源区的顶角进行离子轰击，以将所述顶角的部分或全部进行圆角化，所述离子轰击所使用的离子包括氩、氦中的至少一种；其中，在湿法腐蚀之前先进行离子轰击时，可以有利于提高后续湿法腐蚀的效率，节约时间，并提高湿法腐蚀效果，在湿法腐蚀之后再进行离子轰击时，湿法腐蚀能将有源区顶角粗糙化，可以为离子轰击提供更好的工艺表面，有利于提高离子轰击的效率。
S3.2.3，多次执行步骤S3.2.1至步骤S3.2.2，直至所述有源区的顶部表面修整到要求的弧形曲面。
请继续参考图7和图8，在所述步骤S4中，首先，可以通过高密度等离子体化学气相淀积(HDP CVD)等工艺，在所述半导体衬底200和最终剩余的掩膜层202b上沉积绝缘隔离层205，沉积的绝缘隔离层205至少填满所述沟槽203b。绝缘隔离层205的材质可以包括氧化硅、正硅酸乙酯TEOS、氮化硅、氮氧化硅中的至少一种。然后，可以采用化学机械研磨工艺(CMP)对沉积的所述绝缘隔离层205进行顶部平坦化，直至暴露出所述掩膜层203b的顶面，甚至进一步减薄，直至绝缘隔离层205的剩余厚度达到要求厚度。
在所述步骤S5中，首先请参考图8和图9，可以采用一选择性湿法腐蚀工艺或者干法刻蚀工艺来去除剩余的掩膜层202b，此时在掩膜层202b位置形成开口206，即利用剩余的掩膜层202b限定打开绝缘隔离层205的开口，由此可以避免利用光刻工艺来光刻、刻蚀绝缘隔离层205，以打开绝缘隔离层205，简化工艺，节省工艺成本。其中当采用选择性湿法腐蚀工艺去除剩余的掩膜层202b时，该选择性湿法腐蚀工艺可以和步骤S3中用于缩小所述掩膜层的线宽的选择性湿法腐蚀工艺，采用基本上相同的工艺条件设置，其中可以仅仅将刻蚀时间进行调整。然后，请参考图9和图10，采用另一选择性湿法腐蚀工艺回刻蚀所述绝缘隔离层205，即回推绝缘隔离层205，以缩小绝缘隔离层205高出所述有源区200c顶部的部分的线宽和高度，进而形成所述沟槽隔离结构205a。本步骤中回刻蚀所述绝缘隔离层205的刻蚀剂可以与步骤S3中去除表面氧化层的选择性湿法腐蚀工艺的刻蚀剂相同，且大部分工艺条件也基本上相同，主要是刻蚀时间不同，回刻蚀所述绝缘隔离层205的刻蚀时间为30秒～10分钟。
步骤S5后获得沟槽隔离结构205a的高度可以是已经符合器件要求的高度，也可以仍高于器件要求的高度，这种高度仍过高的沟槽隔离结构205a可以在后续工艺中进一步被减低高度。
请参考图11至图13，当待制作的半导体器件为代码型闪存时，步骤S5中形成的沟槽隔离结构205a的高度是已经符合器件要求的高度，且沟槽隔离结构205a的顶部高出有源区200c的顶部，相邻沟槽隔离结构205a之间的开口206a用于限定后续形成浮栅208的位置。由此可见，步骤S3中剩余的掩膜层还可以避免在采用光刻工艺来制作用于形成浮栅208的开口206a，能简化工艺，节省工艺成本。
请继续参考图11至图13，当待制作的半导体器件为代码型闪存时，所述的制造方法，在所述步骤S5之后，还包括：依次形成隧穿介质层207、浮栅208、栅间介质层209以及控制栅210。其中，所述控制栅210和所述有源区200c垂直相交，所述栅间介质层209夹在所述浮栅208和所述控制栅210之间以及所述控制栅210和所述沟槽隔离结构205a之间，所述浮栅208夹在所述控制栅210和所述有源区200c之间，所述隧穿介质层207夹在所述浮栅208和所述有源区200c之间。该步骤具体过程包括：
首先，可以通过热炉管工艺、快速热氧化工艺、原位蒸汽生成(in situ steamgeneration，ISSG)工艺或者化学气相沉积工艺等，形成隧穿介质层207于有源区200c的表面，隧穿介质层207能够隔离后续形成的浮栅208和有源区200c。形成隧穿介质层207的工艺为本领域中的常规工艺，在此不再赘述。
接着，可采用化学气相沉积等本领域常用的沉积方法，在隧穿介质层207和沟槽隔离结构205a的表面上沉积多晶硅层。当沟槽隔离结构205a的高度足够高时，可以进一步通过化学机械研磨工艺平坦化所述多晶硅层至暴露出所述沟槽隔离结构205a的顶部，且剩余的多晶硅层的厚度达到浮栅厚度的要求，以形成浮栅208。当沟槽隔离结构205a的高度不够高时，可以进一步在多晶硅层上沉积硬掩膜层并涂覆光刻胶层，进一步通过光刻和刻蚀工艺，来刻蚀多晶硅层至暴露出有源区200c的部分表面，并去除光刻胶层和硬掩膜层，以形成浮栅208。这两种情况下的工艺均是本领域中的常规工艺，在此不再详细描述。此外，在形成浮栅208后，若沟槽隔离结构205a的高度仍过高，可以进一步采用干法刻蚀工艺对沟槽隔离结构205a的顶部进行回刻蚀，直至沟槽隔离结构205a的高度达到要求。
然后，通过化学气相沉积工艺，在浮栅208、有源区200c和沟槽隔离结构205a的表面上，依次沉积氧化层、氮化层和氧化层，以形成栅间介质层209(即ONO结构)。
之后，可采用化学气相沉积等本领域常用的沉积方法，在栅间介质层209上沉积多晶硅层，并通过光刻和刻蚀工艺，图案化多晶硅层，以形成控制栅210。
在形成控制栅210之后的器件制作流程可以参考现有技术中的闪存的相应工艺流程，在此不再赘述。
此外，需要说明的是，当待制作的半导体器件为其他非浮栅型的存储器或者其他非存储器的半导体器件时，可以省略浮栅和栅间介质层。
下面将结合图12、图14至图15来具体说明本发明的技术方案相对现有技术的改进以及所述改进所带来的技术效果。其中图14所示为现有的代码型闪存的剖面结构示意图。图15为本发明和现有技术在相同的设计规则下的辨识窗口的比较示意图。
请参考图14，现有的代码型闪存也包括半导体衬底100、沟槽隔离结构101、隧穿介质层102、浮栅103、栅间介质层104以及控制栅105，其中，沟槽隔离结构101在半导体衬底100中定义出多个有效沟道宽度为A的有源区，且各个有源区的顶部表面为平坦面。请结合图12和图14，在相同的设计规则：有源区设计宽度为A时，如图12所示，本发明的方案将有源区的顶部表面改良为弧形曲面，该弧形曲面介于椭圆弧和圆弧之间，且最大理想值为圆弧，此时，图14中所示的有源区顶部宽度A即为如图12所示的圆弧所在圆的直径，且图12所示的有源区顶部表面的圆弧的弧长为3.14A。当图12所示的有源区的顶部表面改良为弧形曲面，且该弧形曲面介于椭圆弧和圆弧之间时，弧形曲面的弧长介于A～3.14A之间，即有效沟道宽度W增大为图14所示的结构的有效沟道宽度的1～3.14倍，根据导通电流公式，图12所示的结构的导通电流可以增大到图14所示的结构的导通电流的1～3.14倍，有效改善导通电流过小的问题。请进一步结合图15，图12所示的结构的t-1代技术的辨识窗口D2相对图14所示的结构的t-1代技术的辨识窗口D1显著增大。因此，本发明的技术方案相对现有技术而言，能够有效增加编程态和擦除态的辨识窗口，提高存储器的可重复擦写次数。此外，导通电流的提高，还可以提供器件的速度。
而且，在相同的设计规则下，当与现有技术具有相同的有效沟道宽度要求的情况下，本发明中的顶部表面呈弧形曲面的有源区的设计，可以有利于进一步减小有源区的线宽，由此，本发明的技术方案提供了持续微缩技术的可能性，在与现有技术同等产品性能的前提下，更有利于得到更小的芯片面积，从而提高产品竞争力，降低生产成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
S1，提供半导体衬底，对所述半导体衬底进行热氧化，以形成衬垫氧化层，并在所述衬垫氧化层上形成掩膜层，所述掩膜层与所述衬垫氧化层接触，所述掩膜层为单层结构；
S2，对所述掩膜层、所述衬垫氧化层和所述半导体衬底进行有源区刻蚀，以在所述半导体衬底中形成多个有源区，相邻有源区之间形成有沟槽；
S3，逐渐缩小所述掩膜层的线宽，并在每次缩小所述掩膜层的线宽后将所述掩膜层暴露出的衬垫氧化层去除，以暴露出所述有源区的顶部表面，且进一步将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面；
S4，在所述沟槽中填充绝缘隔离层，且所述绝缘隔离层还暴露出剩余的掩膜层的顶面；
S5，去除所述掩膜层，并回刻蚀所述绝缘隔离层，以形成沟槽隔离结构。
2.如权利要求1所述的制造方法，其特征在于，在所述步骤S3中，逐渐缩小所述掩膜层的线宽，并在每次缩小所述掩膜层的线宽后将所述掩膜层暴露出的衬垫氧化层去除，以暴露出所述有源区的顶部表面，且进一步将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面的步骤包括：
S3.1.1，至少刻蚀所述掩膜层的侧壁，以使得所述掩膜层的线宽缩小；
S3.1.2，对所述有源区进行表面氧化以形成表面氧化层；
S3.1.3，去除所述表面氧化层，以重新暴露出所述有源区的表面；
S3.1.4，多次执行步骤S3.1.1至步骤S3.1.3，直至所述有源区的顶部表面修整到要求的弧形曲面。
3.如权利要求1或2所述的制造方法，其特征在于，在所述步骤S3中，采用一选择性湿法腐蚀工艺同时刻蚀所述掩膜层的侧壁和顶壁，以在缩小所述掩膜层的线宽的同时，还降低所述掩膜层的高度。
4.如权利要求3所述的制造方法，其特征在于，在所述步骤S1中形成的掩膜层的材质包括氮化硅；在所述步骤S3中，所述湿法腐蚀工艺的刻蚀剂包括磷酸溶液，刻蚀时间为5秒～20分钟。
5.如权利要求2所述的制造方法，其特征在于，在所述步骤S3.1.3中，采用另一选择性湿法腐蚀工艺去除所述表面氧化层。
6.如权利要求2所述的制造方法，其特征在于，在所述步骤S3.1.4中，每次刻蚀所述掩膜层的刻蚀时间相同，或者，随着执行步骤S3.1.1至步骤S3.1.3的次数的增加，刻蚀所述掩膜层的刻蚀时间逐渐缩短，以将所述有源区的顶部表面修整为弧形曲面。
7.如权利要求1所述的制造方法，其特征在于，在所述步骤S3中，逐渐缩小所述掩膜层的线宽，并在每次缩小所述掩膜层的线宽后将所述掩膜层暴露出的衬垫氧化层去除，以暴露出所述有源区的顶部表面，且进一步将所述掩膜层暴露出的所述有源区的顶部表面修整为弧形曲面的步骤包括：
S3.2.1，至少刻蚀所述掩膜层的侧壁，以使得所述掩膜层的线宽缩小；
S3.2.2，对所述掩膜层暴露出的所述有源区的顶角进行湿法腐蚀和/或离子轰击，以使得所述掩膜层暴露出的所述有源区的顶角圆角化；
S3.2.3，多次执行步骤S3.2.1至步骤S3.2.2，直至所述有源区的顶部表面修整到要求的弧形曲面。
8.如权利要求1所述的制造方法，其特征在于，所述步骤S4中，在所述沟槽中填充绝缘隔离层的步骤包括：
在所述半导体衬底和所述掩膜层上沉积绝缘隔离层，沉积的绝缘隔离层至少填满所述沟槽；
对沉积的所述绝缘隔离层进行顶部平坦化，直至暴露出所述掩膜层的顶面。
9.如权利要求1所述的制造方法，其特征在于，在所述步骤S5中，采用湿法腐蚀工艺回刻蚀所述绝缘隔离层，以形成所述沟槽隔离结构。
10.如权利要求1所述的制造方法，其特征在于，在所述步骤S5之后，所述制造方法还包括以下步骤：依次形成隧穿介质层、浮栅、栅间介质层以及控制栅，其中，所述控制栅和所述有源区相交，所述栅间介质层夹在所述浮栅和所述控制栅之间以及所述控制栅和所述沟槽隔离结构之间，所述浮栅夹在所述控制栅和所述有源区之间，所述隧穿介质层夹在所述浮栅和所述有源区之间。
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