KR100665827B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리소자의 제조방법을 개시한다. 이에 의하면, 플로우팅 폴리실리콘의 패턴 상에 산화막을 형성하고 플로우팅 폴리실리콘의 패턴 측벽에 산화막을 형성한 후 그 결과 구조물 상에 고온산화막을 적층하고 그 위에 폴리실리콘을 적층하고 에치백하여 폴리실리콘 재질의 스페이서를 형성한다. 폴리실리콘 재질의 스페이서를 후속으로 진행할 로직파트의 게이트 산화막 형성공정 때에 완전한 산화막으로 변환한다.

따라서, 본 발명은 스페이서용 폴리실리콘과 턴넬링 산화막 사이의 높은 식각선택비 상태로 스페이서용 폴리실리콘을 에치백하기 때문에 턴넬링 산화막의 식각손상을 줄여 역턴넬링전압특성을 개선하고 나아가 웨이퍼 및 롯트 또는 식각장비 간의 유의차를 줄여 제품의 안정된 동작특성을 얻을 수 있다. 또한, 본 발명은 기존의 일반적인 건식식각장치를 그대로 이용하기 때문에 특별한 고가의 건식식각장치의 구입 부담을 줄여준다.

Description

플래쉬 메모리소자의 제조방법{Method for manufacturing flash memory devices}

도 1은 종래 기술에 의한 플래쉬 메모리소자를 나타낸 단면도.

도 2는 종래 기술에 의한 플래쉬 메모리소자의 셀동작조건을 나타낸 표.

도 3 내지 도 10은 본 발명에 의한 플래쉬 메모리소자의 제조방법을 나타낸 단면공정도.

도 11은 본 발명과 종래 기술에서의 역턴넬링전압특성을 비교한 그래프.

본 발명은 플래쉬(flash) 메모리소자에 관한 것으로, 더욱 상세하게는 역턴넬링전압(reverse tunneling voltage: RTV)을 개선하여 안정된 동작특성을 확보하도록 한 플래쉬 메모리소자의 제조방법에 관한 것이다.

일반적으로, 플래쉬 메모리소자는 반도체 비휘발성 메모리소자인 이피롬(EPROM)과 이이피롬(EEPROM)의 기술을 기초로 하면서 이들 두 소자의 장점을 조합하여 개발된, 전기적으로 데이터의 소거 및 프로그램이 가능한 고집적 비휘발성 메모리소자이다. 플래쉬 메모리소자는 이피롬과 이이피롬의 대체로 시스템의 비오스(BIOS), 구성데이터, 계측기기의 편차보정 등을 위한 고체 메모리소자로서 사용되고, 또한 자기 디스크, 펜입력형 PC(personal computer), PDA, 스마트 카드 등의 휴대용 기기의 고체 메모리소자로서 사용된다.

플래쉬 메모리소자는 크게 노아형과 낸드형으로 구분된다. 병렬적 구조로 리드억세스타임(read access time)이 적게 소요되고, 블록단위로 소거가 가능한 노아형은 플래쉬 메모리소자는 FAMOS(floating gate avalanche injection metal oxide semiconductor) 구조를 갖고 있어 프로그램 때에는 핫전자주입(hot electron injection) 전류를 소거 때에는 Fowler-Nordheim(F-N) 턴넬링 전류를 사용한다. 직렬형태로 순차적 억세스로 리드타임이 많이 소요되지만, 선택 게이트를 최소화할 수 있기 때문에 셀 면적이 작고 고집적화 및 대용량화에 유리한 낸드형 플래쉬 메모리소자는 FLTOX(floating gate tunneling oxide) 구조를 가지며 프로그램과 소거 때에 모두 F-N 턴넬링 전류를 사용한다.

노아형이나 낸드형 플래쉬 메모리소자의 경우, 1 트랜지스터, 1셀로 구성될 때 과소거(over erasure)에 따른 비트라인 누설전류의 증가가 문제점이 있는데 이를 해결하기 위해 별도로 선택 트랜지스터를 형성할 수 있는데 이는 집적도 증가에 불리하게 작용한다.

그래서, 현재는 스플리트 게이트(split gate) 형태의 슈퍼 플래쉬 메모리소자가 널리 사용된다. 이때, 프로그램 때에는 소오스 사이드 채널 핫 전자를 이용하 고 소거 때에는 워드라인을 통한 F-N 턴넬링 전자를 이용한다.

그런데, 종래의 스플리트 게이트 플래쉬 메모리소자의 제조방법에 의하면, 도 1의 A영역에서와 같이, 전하를 저장하는 플로우팅 폴리실리콘(5)과 선택 트랜지스터가 인접하기 때문에 도 2의 셀동작조건표에 도시된 바와 같이, 데이터 프로그램 때에는 선택셀의 워드라인(17)의 전압(Vwl)이 2.0V이고, 소오스(19)의 전압(Vs)이 11.5V이고, 비선택셀의 비트라인(21)의 전압(Vbl)이 1.4V 이상인 스트레스를 받는다.

이때, 플로우팅 폴리실리콘(5)에 정전용량적 커플링에 의해 전압이 인가되어 전자가 충전됨으로써 원하지 않는 비선택 셀이 프로그램되는 역턴넬링전압특성의 열화가 유발된다.

한편, 플로우팅 폴리실리콘(5)의 패턴 팁 부위의 질화막 스페이서(15)를 충분히 식각하여 질화막 스페이서(15)로 인한 데이터소거특성의 영향을 받지 않도록 하는 것이 바람직하다. 이로써, 질화막 스페이서(15)의 높은 유전체 항복전압과 낮은 누설전류특성이 역턴넬링전압을 개선한다.

그러나, 스페이서(15)의 형성을 위한 에치백공정에서 스페이서(15)를 구성하는 질화막과, 산화막(7),(9)의 고선택비가 요구되지만, 실제로는 이들의 선택비가 낮은 상태로 에치백공정이 진행되는 경우가 많기 때문에 플로우팅 폴리실리콘(5)의 에지부위가 쉽게 식각손상을 받는데 이는 역턴넬링전압특성의 열화를 가중시킨다.

이러한 문제점을 해결하는데 현재 일반적으로 사용되는 건식식각장비로는 어 렵고 특별한 고가의 건식식각장비가 추가로 사용되어야 한다. 더욱이 이러한 건식식각장비를 사용하더라도 웨이퍼 내의 식각산포가 크고, 건식식각장비의 상태에 따라 웨이퍼별, 롯트별 식각산포가 발생하는데 이는 플래쉬 메모리셀의 수율 및 특성에 많은 악영향을 미친다.

따라서, 본 발명의 목적은 역턴넬링전압 특성을 개선하여 안정된 동작특성을 얻을 수 있도록 한 플래쉬 메모리소자의 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리소자의 제조방법은

반도체기판의 액티브영역에 서로 이격된 플로우팅 폴리실리콘의 패턴들과 그 위에 위치한 폴리실리콘 산화막을 형성하는 단계;

상기 플로우팅 폴리실리콘의 패턴들 측벽에 산화막을 형성하는 단계;

상기 폴리실리콘 산화막과 상기 산화막 상에 함께 고온산화막을 형성하는 단계;

상기 고온산화막 상에 산화막과의 식각선택비가 높은 임의의 재질을 적층하고 이를 에치백하여 플로우팅 폴리실리콘의 패턴들 측벽에 상기 산화막과 상기 고온산화막을 개재하며 상기 재질의 스페이서를 형성하는 단계; 그리고

상기 플로우팅 폴리실리콘의 패턴들 일부영역에 오버랩하면서 상기 스페이서 상으로 연장하도록 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는 상기 스페이서를 폴리실리콘, 산화막 그리고 옥시나이트라이드 중 어느 하나로 구성할 수 있다.

또한, 상기 스페이서를 폴리실리콘으로 구성할 경우, 폴리실리콘 재질의 스페이서를 로직파트의 게이트 산화막 형성공정 때에 산화하여 산화막 재질의 스페이서로 변환한다.

이하, 본 발명에 의한 플래쉬 메모리소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 3 내지 도 10은 본 발명에 의한 플래쉬 메모리소자의 제조방법을 나타낸 단면공정도이다.

도 3에 도시된 바와 같이, 먼저, 먼저, 사진공정을 이용하여 반도체기판(1), 예를 들어 실리콘기판의 액티브영역과 필드영역을 구별한다. 이어서, 디자인룰 감소에 따른 액티브영역의 피치 및 아이솔레이션 특성 강화를 위해 SEPOX(selective polysilicon oxidation) 및 레트로그레이드 이온주입(retrograde implantation) 방법을 이용하여 P웰과 N웰을 각각 형성하며 각 필드영역에 해당 불순물을 원하는 농도로 이온주입을 실시한다.

또한, N모스에프이티와 P모스에프이티의 변수(parameter)를 만족시키기 위해 스레솔드전압 조절을 위한 해당 불순물을 이온주입을 실시하여 N형 액티브영역과 P형 액티브영역을 형성한다.

이후, 플래쉬 메모리셀을 형성하기 위해 반도체기판(1) 상에 패드 산화막(3)을 적층하고 나서 플로우팅 폴리실리콘(5)을 예를 들어 1500Å 두께로 적층하고 플 로우팅 폴리실리콘(5)의 선택적 산화를 위한 마스크 층으로서 질화막(7)을 플로우팅 폴리실리콘(5) 상에 1500Å 두께로 적층한다.

이어서, 사진공정을 이용하여 메모리셀이 형성될 부분의 질화막(7)을 그 아래의 플로우팅 폴리실리콘(5)이 노출될 때까지 식각하여 질화막(7)의 패턴을 형성한다. 이때, 식각되고 남은 플로우팅 폴리실리콘(5)의 두께는 1450Å 정도로 유지하는 것이 바람직하다.

그런 다음, 플로우팅 폴리실리콘(5)의 저항 감소를 위해 노출된 부분의 플로우팅 폴리실리콘(5)을 N형 불순물, 예를 들어 인(P)을 이온주입한다.

도 4를 참조하면, 그 다음, 질화막(7)의 패턴을 마스크층으로 이용하여 노출된 영역의 플로우팅 폴리실리콘(5)을 산화하여 플로우팅 폴리실리콘(5)의 상측부에 플로우팅 폴리실리콘 산화막(9)을 1500Å 두께로 형성한다. 이때, 플로우팅 폴리실리콘 산화막(9)과 후속의 공정에서 형성될 도 8의 워드라인(17)과의 아이솔레이션 특성 강화를 위해 플로우팅 폴리실리콘 산화막(9)의 에지부위 팁(tip)은 데이터 소거 때에 전자방출통로로 사용된다.

도 5를 참조하면, 이후, 인산을 이용하여 질화막(7)의 패턴을 제거하고 별도의 마스크층을 형성함이 없이 산화막(9)을 마스크층으로 이용하여 플로우팅 폴리실리콘(5)을 그 아래의 패드 산화막(3)이 노출될 때까지 식각함으로써 서로 이격된 2개의 플로우팅 폴리실리콘(5)의 패턴을 형성한다.

이어서, 플로우팅 폴리실리콘(5)의 패턴과 도 8의 워드라인(17)과의 아이솔레이션을 위해 턴넬링 산화막을 형성하여야 한다.

즉, 도 6을 참조하면, 그 다음에, 건식 산화분위기로 산화공정을 실시하여 플로우팅 폴리실리콘(5)의 패턴 측벽에 산화막(11)을 예를 들어 100Å 두께로 형성하고 그 위에 고온산화막(13)을 예를 들어 100Å 두께로 적층한 후 고온산화막(13)의 치밀화를 위해 1000℃의 온도에서 30분간 어닐링공정을 실시한다.

도 7을 참조하면, 그런 다음, 역턴넬링전압특성의 개선을 위해 상기 결과 구조물 상에 종래에 사용하던 질화막 대신에 폴리실리콘을 예를 들어 200Å 두께로 적층하고 이를 산화막(9)의 상부면에 폴리실리콘과 산화막(13)이 존재하지 않을 때까지 에치백공정으로 이방성 식각한다. 따라서, 플로우팅 폴리실리콘(5)의 패턴 측벽에 산화막(11),(13)을 개재하며 얇은 폴리실리콘으로 이루어진 스페이서(35)를 형성한다.

이때, 스페이서(35)를 구성하는 폴리실리콘과, 산화막(9),(11),(13) 사이의 높은 식각선택비에 의해 산화막(9),(11),(13)은 스페이서(35)의 형성을 위한 에치백공정에서 식각손상을 별로 받지 않는다.

한편, 스페이서(35)를 구성하는 폴리실리콘은 로직파트의 게이트 산화막 형성공정을 후속공정으로 진행할 때 산화되어 완전한 산화막으로 변환된다.

도 8을 참조하면, 이어서, 상기 결과 구조물 상에 불순물, 예를 들어 N형 불순물인 인(P)이 도핑된 폴리실리콘을 적층하고 그 위에 텅스텐실리사이드를 적층하고 나서 이들을 사진식각공정을 이용하여 워드라인(17)의 패턴으로 형성하고 아울러, 로직파트에서는 이들을 게이트 라인(도시 안됨)의 패턴으로 형성한다.

그 다음에, 셀 소오스영역(19)을 위한 반도체기판(1)의 영역 상에 감광막(도 시 안됨)의 창이 위치하도록 상기 결과 구조물 상에 감광막(도시 안됨)의 패턴을 형성하고 이를 마스크층으로 이용하여 N형 불순물을 선택적으로 이온주입한다. 이후, 상기 감광막의 패턴을 제거하고 기 이온주입된 불순물을 920℃에서 30분간 열처리하여 플로우팅 폴리실리콘(5)의 패턴 사이에 위치한 반도체기판(1)에 셀 소오스영역(19)을 확산한다.

이때, 산화막이 생성될 조건으로 드라이브인을 실시함으로써 식각 때에 유발된 플로우팅 폴리실리콘(5)의 식각손상을 해소(curing)하고, 또한 셀 소오스영역(19)을 깊은 접합(deep junction)으로 형성하여 데이터 프로그램 때에 인가되는 고전압에 견딜 수 있도록 한다.

여기서, 플로우팅 폴리실리콘(5)과 소오스영역(19)의 접합과의 오버랩 커패시턴스에 의해 플로우팅 폴리실리콘(5)에 소오스전압이 전이된다.

도 9를 참조하면, 이후, 비트라인(21)과 N모스에프이티의 소오스/드레인영역

(도시 안됨)을 위한 반도체기판(1)의 영역 상에 감광막(도시 안됨)의 창이 위치하도록 상기 결과물 상에 감광막의 패턴을 형성하고 이를 마스크층으로 이용하여 N형 불순물을 선택적으로 이온주입한다. 또한, 이와 유사한 방법으로 P모스에프이티의 소오스/드레인영역을 위한 P형 불순물을 선택적으로 이온주입한다.

이후, 상기 감광막의 패턴을 제거하고 기 이온주입된 불순물을 열처리하여 반도체기판(1)에 비트라인(21)과 N모스에프이티의 소오스/드레인영역(도시 안됨) 및 P모스에프이티의 소오스/드레인영역을 확산한다.

도 10을 참조하면, 상기 결과 구조물 상에 평탄화를 위한 층간절연막(23)을 두껍게 적층하고 사진식각공정을 이용하여 소오스영역(19)과 비트라인(21)의 일부를 노출시키기 위한 콘택홀들을 형성하고 상기 콘택홀들에 채워지도록 도전성 금속을 두껍게 적층하고 이를 기계화학연마공정에 의해 상기 콘택홀 이외의 층간절연막 상에 상기 금속이 존재하지 않도록 연마하여 콘택홀 내에만 도전성 금속 플러그, 예를 들어 텅스텐 플러그(25)를 형성한다.

이어서, 텅스텐 플러그(25)를 포함한 층간절연막(23) 상에 금속층을 적층하고 이를 사진식각공정에 의해 각각의 텅스텐 플러그(25)에 전기적으로 연결되도록 금속배선(27)의 패턴을 형성하여 플래쉬 메모리소자의 셀을 완성한다.

따라서, 본 발명에 의하면, 스페이서용 폴리실리콘과 산화막의 높은 식각선택비에 의해 스페이서 형성을 위한 에치백공정에서 플로우팅 폴리실리콘의 식각손상이 감소한다. 이는 플래쉬 메모리소자의 역턴넬링전압 특성을 개선시킨다.

또한, 도 11에 도시된 바와 같이, 질화막 스페이서를 형성하는 종래의 방법에 비하여 역턴넬링전압의 대표값(typical value)이 낮지만, 웨이퍼 및 롯트 또는 건식식각장비 사이의 식각산포 유의차가 감소하는 장점이 있다. 또한, 플래쉬 메모리소자의 역턴넬링전압이 15V 이상이면 별다른 문제가 되지 않기 때문에 그 대표값은 그다지 중요하지 않다.

한편, 스페이서를 폴리실리콘 대신에 산화막 또는 옥시나이트라이드

(oxynitride)를 사용하는 것도 가능하며 이에 대한 상세한 설명은 설명의 편의상 중복을 피하기 위해 생략하기로 한다.

이상에서 살펴본 바와 같이, 본 발명에 의하면, 플로우팅 폴리실리콘의 패턴 상에 산화막을 형성하고 플로우팅 폴리실리콘의 패턴 측벽에 산화막을 형성한 후 그 결과 구조물 상에 고온산화막을 적층하고 그 위에 폴리실리콘을 적층하고 에치백하여 폴리실리콘 재질의 스페이서를 형성한다. 폴리실리콘 재질의 스페이서를 후속으로 진행할 로직파트의 게이트 산화막 형성공정 때에 완전한 산화막으로 변환한다.

따라서, 본 발명은 스페이서용 폴리실리콘과 턴넬링 산화막 사이의 높은 식각선택비 상태로 스페이서용 폴리실리콘을 에치백하기 때문에 턴넬링 산화막의 식각손상을 줄여 역턴넬링전압특성을 개선하고 나아가 웨이퍼 및 롯트 또는 식각장비 간의 유의차를 줄여 제품의 안정된 동작특성을 얻을 수 있다. 또한, 본 발명은 기존의 일반적인 건식식각장치를 그대로 이용하기 때문에 특별한 고가의 건식식각장치의 구입 부담을 줄여준다.

한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.

Claims (3)

1. 반도체기판의 액티브영역에 서로 이격된 플로우팅 폴리실리콘의 패턴들과 그 위에 위치한 폴리실리콘 산화막을 형성하는 단계;

   상기 플로우팅 폴리실리콘의 패턴들 측벽에 산화막을 형성하는 단계;

   상기 폴리실리콘 산화막과 상기 산화막 상에 함께 고온산화막을 형성하는 단계;

   상기 고온산화막 상에 산화막과의 식각선택비가 높은 폴리실리콘을 적층하고 이를 에치백하여 플로우팅 폴리실리콘의 패턴들 측벽에 상기 산화막과 상기 고온산화막을 개재하며 상기 재질의 스페이서를 형성하는 단계; 그리고

   상기 플로우팅 폴리실리콘의 패턴들 일부영역에 오버랩하면서 상기 스페이서 상으로 연장하도록 워드라인을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
2. 삭제
3. 제 1 항에 있어서, 상기 폴리실리콘으로 구성된 스페이서를 로직파트의 게이트 산화막 형성공정 때에 산화하여 산화막 재질의 스페이서로 변환하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.

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