KR20010074775A - 플래시 ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 - Google Patents

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KR20010074775A
KR20010074775A KR1020017001136A KR20017001136A KR20010074775A KR 20010074775 A KR20010074775 A KR 20010074775A KR 1020017001136 A KR1020017001136 A KR 1020017001136A KR 20017001136 A KR20017001136 A KR 20017001136A KR 20010074775 A KR20010074775 A KR 20010074775A
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쿤닝햄제임스에이
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

따라서, 본 발명에 따른 예시적 실시예들은 종래의 2 폴리 스택형 게이트 셀의 단점을 극복하고 고성능 로직 기술과 용이하게 집적될 수 있는 단일 폴리 플래시 EEPROM 셀에 관한 것이다. 예시적인 2 트랜지스터 플래시 EEPROM 메모리 셀 어레이는 다수의 이들 플래시 EEPROM 셀을 포함하며, 이들 셀 각각은 비트 라인(BL) 및 워드 라인(WL)을 구비한 선택 트랜지스터를 갖으며, 이 선택 트랜지스터는 플로팅 게이트 트랜지스터(B)와 직렬로 접속된다. 플로팅 게이트 트랜지스터는 텍스처 처리된(textured) 단결정 기판(P) 상에 형성된 얇은 터널링 산화물을 구비한다. 플로팅 게이트(A)는 또한 그 플로팅 게이트에 용량적으로 결합된 결합 라인(a coupling line)을 형성하고 터널링 기능을 수행하는 기판 내의 강도핑된 영역(n+) 위에 형성된다.

Description

플래시 ＥＥＰＲＯＭ 메모리 셀 및 그 제조 방법{A SINGLE POLYSILICON FLASH EEPROM AND METHOD FOR MAKING SAME}
관련 출원
본 출원은 동일자로 출원되어 계류중인 발명의 명칭 "METHOD AND APPARATUS FOR PROVIDING AN EMBEDDED FLASH-EEPROM TECHNOLOGY(대리인 문서 번호 029300-438)인 출원과 관련된 것으로서, 그 관련 출원의 개시 내용은 본 명세서에서 참조로 인용된다.
관련 기술 분야의 통상의 지식을 가진 자는 동적 랜덤 액세스 메모리(DRAM), 정적 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 전기적 소거가능 프로그램가능 메모리(EEPROM), 플래시 EEPROM 등과 같은 메모리 기술을 고성능 로직 기술로 내장시키는 것이 바람직하다고 인정하고 있다. 하지만, 현재, SRAM 및 ROM과 같은 기술 만이 고성능 로직 기술로 집적될 수 있을 뿐이다. EEPROM 및 DRAM과 같은 기술들은 그의 특정 요구에 매우 전용되고 있고, 또한 매우 복잡하기 때문에 이들을 고성능 로직 기술로 간단하고 쉽게 집적하는 데에는 부적절하다.
다수의 응용들이 플래시 EEPROM 기술을 고성능 상보형 금속 산화물 반도체(CMOS) 로직 디바이스(예컨대, 마이크로프로세서)로 집적하는 것을 필요로 하고 있기 때문에, 그러한 기술의 향상이 매우 바람직할 것이다. 예컨대, 그러한 집적 기술에 대한 응용으로는, 소프트웨어 갱신, 식별 코드의 저장, 필드에서의 시스템 재구성, 룩업 테이블, 제조 코드, 비휘발성 데이터 저장 장치, 플래스 내장 메모리를 사용하는 스마트 카드, 프로토타이핑(prototyping), 다수의 프로그램가능 로직 디바이스, 필드 프로그램 가능 게이트 어레이 등이 있다.
기존 공정 기술들은 통상의 플래시 EEPROM을 고성능 CMOS 디바이스와 같은 로직 디바이스로 용이하게 집적시키지 못한다. 플래시 EEPROM 기술의 넓은 응용을 고려해 볼 때, 전형적인 셀 디자인을 통상의 로직 디바이스와 집적시키는 것과 연관된 공정 부적합 문제(process incompatibility problem)을 피하는 것이 바람직할 것이다. 예컨대, EEPROM 기술은 전형적으로 이하의 4 가지 기본 셀 타입들 중 하나를 사용하여 구현된다. (1) 1 트랜지스터 스택형 게이트 플래시 EEPROM 셀(one transistor stacked-gate flash EEPROM cell), (2) 1½ 트랜지스터 분할형 게이트 플래시 EEPROM 셀(one and one half transistor split-gate flash EEPROM cell), (3) 이중 게이트 2 트랜지스터 EEPROM 셀(double-gate two transistor EEPROMcell), (4) 제어 또는 선택 게이트를 위한 에지를 사용하는 셀. 부분 형성된 스택 게이트 형 구조의 에지에 자기 정렬 트랜치를 형성하는, 플래시 메모리 셀과 관련된 제안들이 또한 존재한다. 하지만, 이들 기술 각각은 고성능 로직 기술로의 간단하고 용이한 집적을 방해하는 결점을 안고 있다.
공정 부적합 문제에 부가하여, EEPROM을 통상의 고성 로직 프로세스 상에서 사용되는 것과 같이 0.25㎛ 이하로 스케일하는 것은 실현되지 않았다. 본 기술 분야의 통상의 지식을 가진 자는 EEPROM 디바이스를 스케일하는 것이 셀 사이즈의 축소를 방해할 수가 있는 물리적 한계에 부딪힌다고 제안해 왔다(예컨대, William D. Brown 및 Joe E. Brewer의 "Nonvolatile Semiconductor Memory Technology"(IEEE, 1998년)에서 페이지 130을 참조할 것). 1 트랜지스터 스택형 게이트 이중 폴리 기술이 비교적 작은 셀을 생산하지만, 그 공정은 매우 복잡하다.
도 1a는 현 기술 수준인 0.18㎛ 고성능 로직 공정의 특징을 도시하고 있는데, 이 로직 공정은 대략 20회의 포토리소그래피 단계와, 약 5 레벨의 상호접속(interconnect)을 사용한다. 내장형 응용(embedded application)에 적합하면서 고성능 로직 기술에 최소한도의 변화를 요구하고 로직 기능 성능을 절충시키지 않는 플래시 EEPROM 셀 및 기술을 고안해 내는 것이 바람직할 것이다. EEPROM 셀은 깊은 서브마이크론 디멘젼 및 기술(deep submicron dimensions and technology)에 부합해야 한다. 통상의 고성능 로직 기술의 피쳐들은, 얕은 트랜치 격리(STI)의 사용, 화학 기계적 연마(CMP)의 사용, 트랜지스터 길이 L = 0.18 내지 0.25㎛, (대개 Ti계의) 살리사이드, 45Å 내지 55Å의 게이트 산화물, Vd = 1.8 -2.5V, Ti/TiN 라이너를 구비한 텅스텐 플러그, Ti/TiN 장벽층 및 TiN ARC를 구비한 알루미늄 합금 상호접속부, 밑으로 약 ¼V 까지인 Vt 값, 약도핑된 드레인을 위한 실리콘 질화물 스페이서, 이중 폴리 게이트 전극(p 채널을 위한 p+ 및 n 채널을 위한 n+)을 포함한다. 자기 정렬된 컨택트(SAC) 또는 무경계 컨택트(borderless contact)는 이러한 기술 수준에서 DRAM 및 SRAM에 일반적으로 관찰된다.
게이트 산화물 두께 및 유효 소스 대 드레인 확산 분리 길이(effective source-to-drain diffusion separation lengths: Leff)가 다운 스케일링(scale downward)되어 왔기 때문에, 트랜지스터 성능도 상당히 향상되어 왔다. 예컨대, 열 전자 채널 주입(HECI)으로, 프로그래밍 시간은 1㎛에서 0.25㎛ 기술로 이동됨에 있어 약 2 차수의 크기만큼(about two orders of magnitude) 단축되었다. 예컨대, K.Yoshikawa, et.al의 "A flash EEPROM cell scaling including tunnel oxide limitations"(ESSDERC 1990 Tech Dig., 1990,pg.169), Stephen Keeney, et.al의 "Complete Transient Simulation of Flash EEPROM Devices"(IEEE Tran. on Electron Dev.,39 No.12, Dec.1992, pg.2750)을 참조하라.
약 10-5초의 프로그래밍 시간은 0.5㎛ 미만 기술을 사용하는 통상의 플래시 메모리에 대해 가능하다. 예컨대, R.Bez, et.al, "The channel hot electron programming of a floating gate MOSFET: An analytical study"(12th Nonvolatile Seminconductor Memory Workshop, Monteresy, CA,Aug.1992), Paolo Pavan, et.al의 "Flash Memory Cells - An Overview"(Proc.IEEE, No.8, August 1997, page 1248)에는 단일 폴리(single-poly) 플래시 EEPROM이 개시되어 있다. 이러한 속도로 1백만 비트를 프로그래밍하는 데에는 약 10초가 소요될 것이다.
하지만, 고성능 로직에 대해 사용되는 MOSFET의 다운 스케일링(downward scaling)은 플래시 EEPROM의 그것보다 다소 적극적이었다. 로직의 경우, 전압 레벨 및 게이트 산화물 두께 모두가 플래시 기술에 비해 작다. 따라서, 플래시 EEPROM 기술이 고성능 로직 기술과 보다 부합될 수 있도록 하기 위해서는 플래시 EEPROM 기술을 좀더 다운 스케일링하는 것이 바람직할 것이다.
게다가, 단지 하나의 레벨의 폴리만을 요구하면서, 예컨대, 다중 폴리 셀(예컨대, 2 폴리 스택형 게이트 플래시 EEPROM 따위)과 연관된 과소거 문제(over erase problem)가 발생하지 않는 콤팩트한 플래시 EEPROM 셀을 제공하는 것이 바람직하다. 약 40f2의 최대 셀 사이즈가 바람직할 것이다. 여기서, 파라메타 f는 최소 피쳐 사이즈이다. 예컨대, 0.25㎛ 기술을 사용하면, 이 셀 사이즈의 플래스 메모리의 2M비트는 1cm2칩의 단지 약 5 퍼센트(코어 면적)만을 차지할 것이다.
단일 폴리 플래시 EEPROM 셀이 알려져 있긴 하나, 이 셀은 비교적 크고, 고성능 로직 기술로 쉽게 집적되지 않는다. 예컨대, 단일 폴리 플래시 EEPROM 셀이 Cuppens, R.의 "An EEPROM for Microprocessor and Custom Logic"(IEEE J. of solid state Circuits, Vol. SC-20, No.2, April 1985, page 603)에 개시되어 있다. 이 셀은, 도 1b에 도시된 바와 같이, 기판 내의 n+ 영역을 플로팅 게이트의 레그(a leg)에 결합시키고 있다. 금속 컨택트를 통해, n+ 영역에 13V를 인가하는것에 의해, 전자는 얇은 산화물 "주입자(injector)" 영역 "D"로부터 유도될 수 있다. 하지만, 셀 면적이 매우 크다(즉, 대략 140f2)
미국 특허 제 5,132,239 호에 개시된 또다른 단일 폴리 EEPROM 셀은 선택 트랜지스터와, n+ 영역에 용량적으로 결합된 플로팅 게이트를 구비한다. 이 셀은 전자의 터널링을 위한 얇은 산화물 영역을 구비한다. 이 셀은 비트라인을 그라운드로 하고 제어 게이트를 하이로 하여 소거된다. 전자는 플로팅 게이트로 흘러, 선택 트랜지스터에 직렬로 접속된 제 2 트랜지스터를 턴오프시킨다. 이 셀은 제어 게이트를 그라운드에 유지한 상태에서 비트라인을 하이로 펄스인가하는 것에 의해 프로그램된다. 전자는 플로팅 게이트로부터 흘러 임계 전압(threshold voltage)을 낮추고 제 2 트랜지스터를 턴온시킨다. 하지만, 상기 특허에 묘사된 셀로부터, 그 면적은 대략 100f2으로 비교적 크다.
기존 단일 폴리 셀은 선택 트랜지스터( 2 트랜지스터 셀을 형성함)을 사용하여, 2 폴리 단일 트랜지스터 스택형 게이트 셀에 전형적인 과소거 문제를 야기하고 있지 않다. 하지만, 기존 단일 폴리 셀은 얇은 터널링 산화물을 통해 프로그램하고 소거한다. 게다가, 이들 셀은 선택 트랜지스터의 소스와 드레인 사이에 "주입자(injector)" 및 플로팅 게이트 영역을 구비하고 있어 셀 면적을 증가시키고 있다.
발명의 개요
따라서, 본 발명의 예시적 실시예들은 통상의 2 폴리 스택형 게이트 셀의 단점을 피하고 고성능 로직 기술과 용이하게 집적되는 단일 폴리 플래시 EEPROM 셀에 관한 것이다. 예시적인 2 트랜지스터 플래시 EEPROM 메모리 셀 어레이는 다수의 이들 플래시 EEPROM 셀을 포함하며, 이들 셀 각각은 비트 라인 및 워드 라인을 구비한 선택 트랜지스터를 갖으며, 이 선택 트랜지스터는 플로팅 게이트 트랜지스터와 직렬로 접속된다. 플로팅 게이트 트랜지스터는 텍스처 처리된(textured) 단결정 기판 상에 형성된 얇은 터널링 산화물을 구비한다. 플로팅 게이트는 또한 그 플로팅 게이트에 용량적으로 결합된 결합 라인(a coupling line)을 형성하고 터널링 기능을 수행하는 기판 내의 강도핑된 영역 위에 형성된다.
예시적 실시예들은 소스와 드레인 사이에 단지 하나의 플로팅 게이트 전극을 사용할 뿐이어서, 보다 간단하고 보다 작은 셀이 가능하게 된다. 예시적 실시예들은 또한 텍스처 처리된 기판 터널-산화물 기술을 사용하여, 프로그래밍 및 소거 전압을 상당히 낮출 수 있고, 이에 따라 깊은 서브마이크론 고성능 로직 공정에 대한 플래시 EEPROM 기술의 부합성이 증가될 수 있다.
단일 폴리 텍스처 처리된 기판 2 트랜지스터 플래시 EEPROM 메모리 셀 어레이(a single-poly, textured substrate two transistor flash-EEPROM memory cell array)을 형성하는 예시적인 방법은, 기판 상에 비트 라인 및 워드 라인을 구비한 선택 트랜지스터를 확립하는 단계와, 상기 기판 상의 상기 선택 트랜지스터와 직렬로 플로팅 게이트 트랜지스터를 확립하는 단계와, 텍스처 처리된 단결정 기판 상에얇은 터널링 산화물을 형성하는 단계 － 상기 플로팅 게이트 트랜지스터는 상기 기판 내의 강도핑 영역 위에 위치함 － 와, 상기 강도핑된 영역을 이용하여, 터널링 기능을 수행하는 상기 플로팅 게이트에 용량적으로 결합된 결합 라인(a coupling line)을 형성하는 단계를 포함한다.
전반적으로 말하면, 본 발명의 예시적 실시예들은 플래시 EEPROM 메모리 셀 및 그러한 메모리 셀의 제조 공정에 관한 것이며, 상기 메모리 셀은 제 1 폴리실리콘 층으로부터 형성되고 비트 라인 및 워드 라인을 구비하는 선택 트랜지스터와, 상기 제 1 폴리실리콘 층으로부터 형성되어 상기 선택 트랜지스터와 직렬로 접속되고 텍스처 처리된 단결정 기판 상에 형성된 터널링 산화물을 구비하는 플로팅 게이트 트랜지스터와, 상기 기판 내에 형성된 강도핑된 영역을 포함하며, 상기 플로팅 게이트는 상기 강도핑된 영역 위에 위치하며, 상기 강도핑된 영역은 상기 플로팅 게이트에 용량적으로 결합된 결합 라인을 형성한다. 이러한 셀은 다수의 그러한 셀을 포함하는 메모리 셀 어레이 내에 포함될 수 있다.
본 발명은 전반적으로 반도체 메모리에 관한 것으로, 보다 구체적으로는,고성능 로직 기술(high performance logic technology)로 쉽게 집적될 수 있는 메모리 셀의 향상에 관한 것이다.
본 발명의 상술한 그리고 기타 목적 및 특징은 관련 도면과 함께 이하에 개시된 바람직한 실시예의 상세한 설명으로부터 보다 명확해질 것이다.
도 1a 내지 1b는 통상의 고성능 로직 기술과 통상의 단일 폴리 플래시 EEPROM 셀을 도시한다.
도 2는 본 발명에 따라 구성된 예시적 단일 폴리 플래시 EEPROM 셀을 도시한다.
도 3은 본 발명의 예시적 실시예에 따라 보다 넓은 폭의 워드 라인 및 보다 높은 결합비로써 구성된 예시적 단일 폴리 플래시 EEPROM 셀을 도시한다.
도 4a 내지 4c는 본 발명의 예시적인 실시예에 따라 구성된 단일 폴리 플래시 EEPROM 셀에 대한 예시적 소거, 프로그램 및 판독 기능을 도시한다.
본 발명의 예시적인 실시예들은 셀 당 약 10×10-4초 내지 약 10-5초의 예시적 프로그래밍 시간을 획득하기 위해, 열 전자 주입(hot electron injection) 대신에 포울러-노르트하임 터널링(Fowler-Nordheim tunneling)을 사용한다. 본 발명의 예시적 실시예에서, 플래시 EEPROM 셀은 약 0.18㎛ 고성능 로직 기술과 부합될 수 있다. 게이트 산화물 두께와 인가 전압은 발생되는 전계가 절연 항복 또는 시간-데그레이션(time-degration) 한계를 초과하지 않도록 선택되었다.
Chenming Hu의 "Gate Oxide Scaling Limits and Projection"(1996 IEDM,pg.319)의 논문에서, 섭씨 125도에서 10 년의 수명에 대한 최소 MOSFET 게이트 산화물 두께 및 최대 인가 전압이 기재되어 있다. 이러한 데이터는 본 발명에 따라 구현된 셀에서 최대 전계를 정의하는 데 도움이 될 수 있다.
본 발명의 예시적 셀은 Kow-Ming Chang,et.al의 "A New Simple and Reliable Method to Form a Textured Si Surface for the Fabrication of a Tunnel OxideFilm"(IEEE electron Dev. Letters, 19, No.5, May 1998.pg. 145)에 개시된 바와 같이 텍스처 처리된 기판 터널링 산화물을 사용한다. 이 방법에서, 터널 산화물은 단결정 실리콘 바로 위에 놓인 얇은 폴리실리콘 막을 통해 완전히 산화시키는 것에 의해 형성된다. 이는 단결정 기판 상에 텍스처 처리된 표면을 형성한다. 이 산화물을 스트립제거한(strip) 후, 이러한 거칠어진(roughed) 실리콘 상에 형성된 산화물은 향상된 터널링 전류를 나타낸다. 더욱이, 유전 강도(dielectric strength)는 텍스터 처리된 폴리 상에 형성된 산화물(폴리 옥시(poly ox))에 걸쳐 상당히 개선된다.
텍스처 처리된 기판 산화물의 경우, 전류 밀도는 포지티브로 충전된 전극으로부터 훨씬 높다. 다시 말해, 전류는 기판으로부터 전류 방출의 방향으로 터널링되는 때 보다 높다. 이러한 효과는 보다 낮은 전압에서 소거하는 데 사용된다.
도 2는 본 발명에 따른 플래시 셀의 일실시예에 대한 하나의 평면 레이아웃과 두 개의 단면도를 도시한다. 이 공정은 자기정렬된 텅스텐 플러그 컨택트, 이중 레벨 금속 및 얕은 트랜치 격리부를 규정한다. 이 셀은 약 18f2의 면적을 갖는다.
도시된 셀에서, 폴리 1 플로팅 게이트(A로 표시됨)에 결합된 n+ 기판 면적은 플로팅 게이트 터널 산화물 트랜지스터(B로 표시됨) 면적과 동일하다. B에서의 터널 산화물은 50Å이고 A에서의 결합 산화물이 110Å이면, 결합비(coupling ratio)는 약 [1/110][1/110 + 1/50] = 0.31 이다. 예컨대, 8V가 n+ 제어 라인에 인가되면, 플로팅 게이트는 약 2.5V로 될 것이다. 50Å 산화물의 경우, 이는 소스 라인 위의 B에서 약 5.0×106V/cm의 전계와, 약 5×10-4A/cm2을 생성할 것이다.
이 값은 소거 시간을 계산하는 데 사용될 수가 있다. VCo = Jt(여기서, V는 단위 면적당 캐패시턴스 Co를 갖는 캐패시터 상의 전압이고, J는 전류 밀도이며, t는 시간임)이기 때문에, 2V에 플러깅하고(즉, Vt에서 2V가 증가하고) 50Å의 실리콘이산화물을 사용하는 캐패시터에 대한 Co를 플러깅하면, t의 값은 단지 0.01초이다. 하지만, 하부 n+ 소스 영역은 오정렬로 인해 플로팅 게이트 얇은 산화물 영역의 전체의 단지 약 1/2일 뿐일 수가 있기 때문에, 이러한 단순한 계산은 약 2 배 정도(by about a factor of two) 낮을 수 있다. p 타입 기판 채널 영역내로의 터널링 전류는 약 1V의 평탄대 전압(flat band voltage)이 그곳에서의 전계를 감소시키기 때문에 낮을 것이다.
8V의 소거 전압의 경우, 약 7.3×106V/cm가 110Å 산화물의 양단에 존재한다. 이는 약 10-7A/cm2의 터널링 전류를 야기할 것이고, 이는 0.31 결합비 셀의 경우에 대한 텍스처 처리된 기판 터널링 전류보다 약 5000배 작은 것이다. Hiroshi Nozawa, et.al,의 "An EEPROM Cell Using a Low Barrier Height Tunnel Oxide"(IEEE Tran. on Electron Dev., ED33, No.2,Feb.1986,pg.275)에는, 산화물이 n+ 기판 상에서 성장하면 산화물/실리콘 전도대의 장벽 높이가 감소함으로 인해 터널링 전류가 증가함이 개시되어 있다. 이러한 데이터는 8V에서 n+ 기판에서 110Å 산화물에 대한 플로팅 게이트 결합 영역으로의 누설은 10 내지 50의 차수(order)상에서 보다 높게 될 수 있다.
n+ 제어 라인 영역은 기판이 8V에서 반전(invert)되지 않기에 충분한 도핑 농도를 가져야만 한다. 약 1020원자/cm3의 인 혹은 비소 농도는 반전을 방지하는데 충분할 것이다.
셀을 프로그램하기 위해, 포지티브로 충전된 반전층(inversion layer)은 트랜지스터를 온시키고 n+ 제어 및 소스 라인을 그라운드함으로써 플로팅 게이트(B 영역) 아래에 형성될 수 있다. 이는 터널링 전류 흐름의 역방향(hard direction)이기 때문에, 약 5V가 비트라인에 인가되야할 것이고 이보다 약간 높은 전압이 워드라인에 인가되어야 할 것이다. 0.18㎛ 기술의 경우, 그러한 전압은 펀치쓰루 및 접합 붕괴 조건에 가까운 것이다. 이러한 이유로, 0.18㎛ 게이트 길이 기술의 도 2는 소정의 공정에 대해 실제가능한 경우보다 다소 보다 조밀할 수가 있다. 워드라인 폭은 위로 예컨대 2f 까지 간단하게 조절될 수가 있어, 셀 면적은 약 22.5f2까지 증가될 것이다.
본 발명의 또다른 실시예는 보다 높은 결합을 제공하는데, 이는 n+ 결합 라인 상에서 전압 감소를 가능하게 하기 때문이다. 보다 높은 결합비를 갖는 셀은 도 3에 도시되어 있다. 이 셀은 33f2의 셀 면적에 대해 2f 폭의 워드라인과 약 0.48의 결합비를 갖는다. 보다 큰 결합비의 경우, 소거 전압은 약 6V로 감소될 것이다.
게이트 길이의 조절은 물론, 고성능 로직 요구를 위해 선택된 트랜지스터 구성 및 공정의 함수이다. 잘 알려진 열 전자 문제는, T.Y.Chan 및 H.Gaw의 "Performance and Hot-Carrier Reliability of Deep-Submicrometer CMOS"(IEDM '89,pg.89)와 Yuan Taur 및 Edward J.Nowak의 "CMOS Devices below 0.1㎛:How High Will Performance Go?"(IEDM '97, pg.215)에 개시된 바와 같이 10 년 이상의 수명을 보장하기 위해서는 게이트 길이가 0.5㎛ 이상일 것을 요구할 수 있기 때문에, 고려 대상이 아니다. 왜냐하면, 선택 트랜지스터 상에 사용된 5V VD가 단지 프로그래밍을 위해 인가될 뿐이기 때문이다.
도 4a 내지 4c는 소거, 프로그램 및 판독 기능을 위해 단일 폴리 셀에 인가될 수 있는 전압을 기술하는 것을 돕기 위해, 본 발명에 따라 구성된 부분 단면 구조를 도시한다. 도 4a의 소거 기능은 전체 어레이에 동시에 인가될 수 있고 이와 함께 하이 전압(a high voltage)을 n+ 제어 라인(CL)에 인가한다. 결합비에 따라, 이 전압은 약 6V 내지 약 8V에서 변할 수 있다. 전자는 텍스처 처리된 기판으로부터 터널링되어 Vt를 약 1 또는 2볼트 상승시키게 된다. 소거 기능은 전자 흐름의 순방향(easy direction)이나 플로팅 게이트 상에 축적된 최종 전하의 손실은 그 역방향이므로, 수명이 개선된다. 예시적인 실시예에서, 플로팅 게이트 상의 3V 전위는 적어도 10-4A/cm2의 터널링 전류를 제공한다. 50Å의 터널링 산화물을 사용하는 경우, 임계 전압의 2V 시프트를 위해서는, 약 0.01초가 걸릴 것이다.
도 4b의 프로그래밍 기능은 약 5V의 전위에서 플로팅 게이트 아래에 n 타입 반전층을 형성하는 것에 의해 수행된다. 이는 약 10-2A/cm2의 터널링 전류를 야기하는 약 107V/cm의 전계를 생성한다. Vt의 2V 시프트를 위해서는, 약 10-4초가 걸릴 것이다. 프로그래밍은 플로팅 게이트 트랜지스터의 Vt를 약 +1/4V로 만든다. 얇은 산화물의 두께가 옴스트롱(Å) 단위로 도시되어 있다.
도 4c에 도시된 판독 기능은 판독 교란(read disturb) 혹은 열 전자 문제가 거의 발생하지 않도록, 로우 전압에서 수행될 수 있다.
본 발명에 따른 내장형 플래시 EEPROM 셀(embedded flash EEPROM cell), 예컨대, 도 2의 셀(즉, 단일 폴리 내장형 플래시 EEPROM을 구비한 0.18-0.25㎛ CMOS)을 생성하기 위한 예시적 공정 흐름은 다음과 같다.
4 내지 9 ohm-cm p 타입 실리콘에서 시작하여, 질화물 막을 형성하고, 다음에 얕은 트렌치 산화를 위해 얕은 트렌치를 에칭한다. 노출된 표면을 (예컨대, 약 200Å) 산화시키고, 화학 기상 증착을 사용하여 실리콘 이산화물로 채운다. 그 표면을 질화물 층까지 화학 기계적 연마(CMP)한 다음, 질화물을 스트립제거한다. 희생 산화물을 성장시키고, n 웰 마스크를 형성한 다음, 고 에너지 및 1013cm-2범위의 도우즈(dose)를 사용하여 인을 n 웰에 주입한다. 다음에, p 웰 마스크를 형성하고, 고 에너지 및 1013cm-2범위의 도우즈(dose)에서 붕소를 이온 주입한다. n-MOS 펀치쓰루부 및 임계 전압(Vt) 조절부(a threshold adjust) 등의 다른 이온 주입이 또한 이 시점에서 수행될 수 있다. 다음에, 플래시 제어 캐패시터 영역 마스크(a flash control-capacitor area mask)를 형성하고, 약 1015 cm-2의 도우즈로 인을 제어 캐패시터 영역으로 이온 주입한다.
텍스처 처리된 기판을 형성하기 위해, 희생 산화물이 스트립제거되고, 얇은 폴리 층(예컨대, 약 120Å)이 증착된다. 플로팅 게이트 트랜지스터 영역 내의 폴리 막의 포토레지스트 마스크가 형성되어 폴리 1 층을 에칭하는 데 사용될 수 있다. 노출된 표면은 (예컨대, 약 300Å) 열산화되고, 그 산화물은 스트립제거되며, 게이트 산화물이 (예컨대, 약 40Å) 성장될 수 있다; (예컨대, 건식(dry) 산소에서 약 35분@800deg.). 다음에, 게이트 산화물 스트립 마스크가 형성될 수 있다(대부분의 로직 트랜지스터 영역에는 오픈됨).
두가지 산화물 두께를 획득하기 위해, 게이트 산화물이 하이 전압 트랜지스터를 제외한 모든 로직 트랜지스터 게이트 영역에서 스트립제거된다. 산화물은 메모리 선택 게이트 영역 및 제어 게이트 영역에서 그대로 유지된다. 산화물은 터널 플로팅 게이트 영역에서 스트립제거된다. 다음에, 게이트 산화물이 (예컨대, 약 50분이 걸리는 약 50Å) 재성장된다. 약 70Å의 산화물이 하이 전압 트랜지스터 영역, 플래시 EEPROM 선택 게이트 영역 및 약 110Å n+ 플래시 제어 게이트 영역에 형성된다. T.I.Kamis의 "Oxidizing Poly and Single Crystal Silicon"(J.Electrochem.Soc.,May 1979,page 804)와 미국 특허 제4,877,751호 및 제5,132,239호 － 이들 모두는 본 명세서에 참조로 인용됨 － 에 기재된 바와 같은 공지된 기술을 이용하여, n+ 영역 상에서의 산화물 성장을 촉진시킬 수 있다.
다음에, 폴리실리콘이 증착되고, 그 폴리는 적절한 마스크를 이용하여 n+ 및 p+로 도핑된다. 다음에, 캡 산화물(cap oxide)이 증착되고, 본 기술 분야에 잘 알려진 스페이서(예컨대, 스페이서는 자기 정렬된 컨택트(SAC)를 용이하게 하는 질화물일 수 있음)를 구비한 n 및 p 채널 LDD 트랜지스터들이 형성된다. 본 기술 분야에 잘 알려진 바와 같이 펀치쓰루를 억제하기 위해 할로 이온주입(halo implant)이 채용될 수 있다. 이온 보조 플라즈마 에칭(ion assisted plasma etching) 및 적절한 마스킹을 사용하여, 캡 산화물이 로직 영역에서 스트립제거된다. 살리사이드 공정이 로직 영역에 적용된다(산화물 마스킹의 사용에 의해 플래시 영역에서는 배제됨). 다음에, 유전막(dielectric film)이 증착되고 평탄화된다. 컨택트가 오픈되고 텅스텐 플러그가 증착되며, 다음에 화학 기계적 연마를 사용하여 이 디바이스를 평탄화한다. 다음에, 다중 레벨의 상호접속부가 공지된 방식으로 형성될 수 있다.
표 3은 본 발명의 예시적 단일 폴리 셀과, 내장형 응용에서 표준 스택형 게이트 플래시 셀을 사용하려는 시도를 비교한 것이다. 단일 폴리 셀이 주 공정 모듈을 4 개 적게 가짐을 알 수 있다.
스택형 게이트 단일 폴리
통상의 플래시 디바이스는 전형적으로 트리플(triple) 웰 구조를 사용함 표준 트윈 웰(twin well)이 가능함
깊은 소스 마스크 및 이온 주입(폴리 1 형성 이전에 수행될 수가 있음) 이와 비교되는 단계는 CL n+ 마스킹 및 이온 주입임
폴리 2 증착, 마스킹, 에칭, 도핑 필요하지 않음
ONO 형성 이와 대략 비교되는 것은 텍스처 처리된 기판 터널의 형성임
폴리 1 및 2의 자기 정렬 및 에칭 필요하지 않음
자기 정렬된 소스 마스킹 및 에칭.필드 산화물의 제거 필요하지 않음
당업자라면 본 발명이 그 사상 혹은 본질적 특징을 벗어남이 없이 다른 구체적 형태로 실시될 수 있음을 이해할 것이다. 따라서, 여기에 개시된 실시예들은 예시적인 것이지 제한적인 것이 아님을 이해해야 한다. 본 발명의 범위는 상술된 상세한 설명이 아닌 첨부된 청구범위에 의해 지시되며, 그 의미 및 범위 내의 모든 변경과 그 등가물은 본 발명의 범위내에 포함되는 것으로 간주된다.

Claims (8)

  1. 플래시 EEPROM 메모리 셀(a flash-EEPROM memory cell)에 있어서,
    제 1 폴리실리콘 층으로부터 형성되고 비트 라인 및 워드 라인을 구비하는 선택 트랜지스터(a select transistor)와,
    상기 제 1 폴리실리콘 층으로부터 형성되어, 상기 선택 트랜지스터와 직렬로 접속되고, 텍스처 처리된 단결정 기판(a textured monocrystalline substrate) 상에 형성된 터널링 산화물(a tunneling oxide)을 구비하는 플로팅 게이트 트랜지스터와,
    상기 기판 내에 형성된 강도핑 영역(a heavily doped region)을 포함하며,
    상기 플로팅 게이트는 상기 강도핑된 영역 위에 형성되며, 상기 강도핑된 영역은 상기 플로팅 게이트에 용량적으로 결합된 결합 라인(a coupling line)을 형성하는
    플래시 EEPROM 메모리 셀.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 상기 플로팅 게이트 트랜지스터의 제어 라인에 전압을 인가하고 상기 플토링 게이트 트랜지스터의 소스를 그라운드시키는 것에 의해, 그 내부에 저장된 전하를 소거하도록 구성되는
    플래시 EEPROM 메모리 셀.
  3. 제 1 항에 있어서,
    상기 메모리 셀은, 상기 비트 라인에 포지티브 전압을 인가하고 상기 플로팅 게이트 트랜지스터의 소스를 그라운드시키는 것에 의해, 그 내부에 전하를 저장하도록 구성되는
    플래시 EEPROM 메모리 셀.
  4. 제 1 항에 있어서,
    상기 메모리 셀은 단일 폴리실리콘 층을 구비하는
    플래시 EEPROM 메모리 셀.
  5. 제 4 항에 있어서,
    제어 라인 및 소스 라인을 포함하며, 상기 비트 라인, 상기 제어 라인 및 상기 소스 라인은 오버라잉(overlying) 전도성 상호접속부들로 구현되는
    플래시 EEPROM 메모리 셀.
  6. 트랜지스터 플래시 EEPROM 메모리 셀(a transistor flash-EEPROM memory cell)을 제조하는 방법에 있어서,
    기판 상에 제 1 폴리실리콘 층으로부터 비트 라인 및 워드 라인을 구비한 선택 트랜지스터를 형성하는 단계와,
    상기 기판 상에 상기 선택 트랜지스터와 직렬로 상기 제 1 폴리실리콘 층으로부터 플로팅 게이트 트랜지스터를 형성하는 단계와,
    상기 기판 내의 강도핑된 영역 위에 위치한 상기 플로팅 게이트 트랜지스터를 구비한 텍스처 처리된 단결정 기판 상에 얇은 터널링 산화물(a thid tunneling oxide)을 형성하는 단계와,
    터널링 동작을 수행하도록, 상기 강도핑된 영역을 이용하여, 상기 플로팅 게이트에 용량적으로 결합된 결합 라인을 형성하는 단계를 포함하는
    플래시 EEPROM 메모리 셀의 제조 방법.
  7. 제 6 항에 있어서,
    상기 메모리 셀은 단일 폴리실리콘 층을 구비하는
    플래시 EEPROM 메모리 셀의 제조 방법.
  8. 제 7 항에 있어서,
    제어 라인 및 소스 라인을 형성하는 단계를 포함하며, 상기 비트 라인, 상기 제어 라인 및 상기 소스 라인은 오버라잉 전도성 상호접속부들로 구현되는
    플래시 EEPROM 메모리 셀의 제조 방법.
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