JP2003501806A - シングルポリシリコンフラッシュｅｅｐｒｏｍ及び製造方法 - Google Patents

シングルポリシリコンフラッシュｅｅｐｒｏｍ及び製造方法

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JP2003501806A
JP2003501806A JP2001500337A JP2001500337A JP2003501806A JP 2003501806 A JP2003501806 A JP 2003501806A JP 2001500337 A JP2001500337 A JP 2001500337A JP 2001500337 A JP2001500337 A JP 2001500337A JP 2003501806 A JP2003501806 A JP 2003501806A
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Abstract

(57)【要約】 したがって、本発明の好適実施形態は、慣例的な２ポリスタックゲートセルの欠点を回避し、高性能論理技術と容易に集積されるシングルポリフラッシュＥＥＰＲＯＭを目的とする。好例の２トランジスタフラッシュＥＥＰＲＯＭメモリセルアレイは、各々がビットライン（ＢＬ）及びワードライン（ＷＬ）を有する選択トランジスタを有する複数のフラッシュＥＥＰＲＯＭセルを具え、前記選択トランジスタをフローティングゲートトランジスタ（Ｂ）と直列とした。前記フローティングゲートトランジスタは、組織化単結晶基板（Ｐ）上に形成された薄いトンネル酸化膜を有する。また、前記フローティングゲート（Ａ）を、前記フローティングゲートに容量性結合された結合ラインを形成すると共にトンネル機能を行う高濃度にドープされた領域（ｎ＋）上に形成する。

Description

【発明の詳細な説明】
【０００１】 関連出願 本出願は、埋め込みフラッシュＥＥＰＲＯＭ技術を提供する方法及び装置とい
う名称の同時継続出願に関係し、その開示はその全体における参照によってここ
に含まれる。
【０００２】 発明の背景 発明の分野 本発明は、一般的に半導体メモリに関し、さらに特に、高性能論理技術と容易
に集積することができるメモリセルの開発に関する。
【０００３】 最新技術 当業者は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティック
ランダムアクセスメモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消
去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）及びフラッシュＥＥ
ＰＲＯＭのようなメモリ技術を高性能論理技術に埋め込むことが望ましいことを
理解している。しかしながら、現在、ＳＲＡＭ及びＲＯＭのような技術のみが、
高性能論理技術へ集積するのが簡単である。ＥＥＰＲＯＭ及びＤＲＡＭのような
技術は、これらの特定の用途に高度に専門化され、きわめて複雑であり、これら
を高性能論理技術に簡単に集積するには不適当にする。
【０００４】 フラッシュＥＥＰＲＯＭ技術を高性能相補型金属酸化膜半導体（ＣＭＯＳ）論
理装置（例えば、マイクロプロセッサ）と集積する多数の用途が存在するため、
このような技術の開発は非常に望ましい。例えば、このような集積技術の用途は
、ソフトウェア更新と、識別コードの格納と、現場でのシステム再構成と、ルッ
クアップテーブルと、製造コードと、不揮発性データ記憶と、フラッシュ埋め込
みメモリを使用するスマートカードと、プロトタイピングと、種々のプログラム
可能論理装置及び現場でプログラム可能な論理ゲートを含む。
【０００５】 既知のプロセス技術は、商品のフラッシュＥＥＰＲＯＭの、高性能ＣＭＯＳ装
置のような論理装置との容易な集積に適さない。フラッシュＥＥＰＲＯＭ技術の
広い適用性を与えた場合、代表的なセル設計を慣例的な論理装置と集積すること
に関するプロセス不適合性問題を回避することが望ましい。例えば、ＥＥＰＲＯ
Ｍ技術は、代表的に、４つの基本的なセル形式、（１）１トランジスタスタック
ゲートフラッシュＥＥＰＲＯＭセル、（２）１．５トランジスタスプリットゲー
トフラッシュＥＥＰＲＯＭセル、（３）ダブルゲート２トランジスタＥＥＰＲＯ
Ｍセル及び（４）ゲートの制御又は選択にエッジを使用するセルのうち１つを使
用して実現される。部分的に形成されたスタックゲート構造のエッジにおいて自
己整列トレンチを形成するフラッシュメモリセルに関する提案もある。しかしな
がら、これらの技術の各々は、これらの高性能論理技術への簡単な統合を妨げる
欠点を有する。
【０００６】 適合性問題の処理に加えて、ＥＥＰＲＯＭ技術を、代表的な高性能論理プロセ
スにおいて使用される０．２５μｍルール以下に縮小することは、実現されてい
ない。当業者は、ＥＥＰＲＯＭ装置の縮小が、セルサイズの縮小を妨げるかもし
れない物理的制限を受けることを提唱している（例えば、ＩＥＥＥ、Ｐｒｅｓｓ
１９９８、１３０ページのウィリアムＤ．ブラウン及びジョーＥ．ブルーワー
による”不揮発性半導体メモリ技術”）。１トランジスタスタックゲートダブル
ポリ技術は結果として比較的小さいセルを製造するが、このプロセスはかなり複
雑である。
【０００７】 図１Ａは、約２０のフォトリソグラフィステップと５レベルの相互接続とを使
用する０．１８μｍの最新技術の高性能論理プロセスの特徴を示す。高性能論理
技術に対する最小の影響しか必要とせず、論理機能性能を妥協しない、埋め込み
用途に好適なフラッシュＥＥＰＲＯＭセル及び技術を案出することが望ましい。
前記ＥＥＰＲＯＭセルは、ディープサブミクロン寸法及び技術に適合すべきであ
る。慣例的な高性能論理技術の特徴は、シャロートレンチ分離（ＳＴＩ）と、化
学機械研摩（ＣＭＰ）と、種々のトレンチ長Ｌ＝０．１８ないし０．２５μｍと
、サリサイド（通常Ｔｉベース）と、ゲート酸化膜４５−５５Åと、Ｖｄ＝１．
８−２．５Ｖと、Ｔｉ／ＴｉＮライナを有するタングステンプラグと、Ｔｉ／Ｔ
ｉＮバリヤ及びＴｉＮ ＡＲＣを有するアルミニウム合金相互接続部と、約１／
４ＶまでのＶτ値と、低濃度にドープされたドレインに関する窒化シリコンスペ
ーサと、二重ポリゲート電極（ｐチャネルに関してｐ＋、ｎチャネルに関してｎ
＋）との使用を含む。自己整列接点（ＳＡＣ）叉はボーダレス接点は、この技術
レベルにおけるＤＲＡＭ及びＳＲＡＭにおいて一般的に見られる。
【０００８】 ゲート酸化膜厚及び有効ソース対ドレイン拡散分離長（Ｌｅｆｆ）を縮小する
と、トランジスタ性能は大幅に向上した。例えば、熱電子チャネル注入（ＨＥＣ
Ｉ）によって、書き込み時間は、１μｍから０．２５μｍ技術への移行において
、約２桁ほど減少した。例えば、Ｋ．ヨシカワ他による”トンネル酸化膜制限を
含むフラッシュＥＥＰＲＯＭセルスケーリング”、ＥＳＳＤＥＲＣ １９９０
Ｔｅｃｈ．Ｄｉｇ．、１９９０年、１６９ページと、ステッペン ケニー他によ
る”フラッシュＥＥＰＲＯＭ装置の完全な過渡シミュレーション”、電子装置に
おけるＩＥＥＥ Ｔｒａｎ．、３９、Ｎｏ．１２、１９９２年１２月、２７５０
ページとを参照されたい。
【０００９】 約１０−５秒の書き込み時間は、０．５μｍ未満の技術を使用する商品フラッ
シュメモリに関して可能である。例えば、Ｒ．ベズ他による”フローティングゲ
ートＭＯＳＦＥＴのチャネル熱電子書き込み：分析研究”第１２回不揮発性半導
体メモリワークショップ、モントレー、カリフォルニア、１９９２年８月と、パ
オロ パバン他による”フラッシュメモリセル−概要”、Ｐｒｏｃ．ＩＥＥＥ、
８５、Ｎｏ．８、１９９７年８月、１２４８ページを参照されたい。この速度に
よって、１００万ビットの書き込みは約１０秒を必要とする。
【００１０】 しかしながら、高性能論理技術に使用されるＭＯＳＦＥＴの縮小は、フラッシ
ュＥＥＰＲＯＭの縮小より、いくぶん積極的であった。論理技術に関して、電圧
レベル及びゲート酸化膜厚の双方は、フラッシュ技術と比較して小さい。したが
って、フラッシュＥＥＰＲＯＭ技術をさらに縮小し、高性能論理技術とより適合
させることが望ましい。
【００１１】 加えて、１レベルのポリのみを必要とし、例えば多ポリセル（例えば２ポリセ
ルスタックゲートフラッシュＥＥＰＲＯＭセル）に関係する上書き消去問題から
自由な小型フラッシュＥＥＰＲＯＭセルを提供することが望ましい。約４０ｆ２ の最大セルサイズが望ましく、ここでパラメータｆは最小特徴サイズである。０
．２５μｍ技術を使用し、例えば、このセルサイズの２Ｍビットのフラッシュメ
モリは、１ｃｍ２チップの約５％（コア領域のみ）のみを占める。
【００１２】 シングルポリフラッシュＥＥＰＲＯＭセルは既知だが、これらは比較的大きく
、高性能技術と容易に集積できない。例えば、シングルポリフラッシュＥＥＰＲ
ＯＭは、ソリッドステート回路のＩＥＥＥ Ｊ．、Ｖｏｌ．ＳＣ−２０、Ｎｏ．
２、１９８５年４月、６０３ページのクーペンズ、Ｒ．による”マイクロプロセ
ッサ及びカスタムロジック用ＥＥＰＲＯＭ”に開示されている。このセルは、図
１Ｂに示すように、基板におけるｎ＋領域をフローティングゲートの足に結合す
る。１３Ｖをｎ＋に印加することによって、金属接点を経て、電子を薄い酸化膜
”インジェクタ”領域”Ｄ”から取り出すことができる。しかしながら、セル面
積はきわめて大きい（すなわち、約１４０ｆ２）。
【００１３】 米国特許明細書第５１３２２３９号において開示されている他のシングルポリ
ＥＥＰＲＯＭセルは、選択トランジスタと、ｎ＋領域に容量性結合されたフロー
ティングゲートとを有する。前記セルは、電子をトンネルさせる薄い酸化膜領域
を有する。前記セルを、ビットラインを接地し、制御ゲートをハイにすることに
よって消去する。電子は、前記フローティングゲートに流れ、前記選択トランジ
スタに直列に接続された第２トランジスタをターンオフする。前記セルを、前記
ビットラインをハイにパルス化し、前記制御ゲートを接地に保持することによっ
て書き込む。電子は前記フローティングゲートから流れ、しきい値電圧をより低
くし、前記第２トランジスタをターンオンする。しかしながら、この米国特許明
細書に図示されたセルから、領域は約１００ｆ２であり、これは比較的大きい。
【００１４】 既知のシングルポリセルは、（２トランジスタセルを形成する）選択トランジ
スタを使用し、それによって、前記装置を、２ポリシングルトランジスタスタッ
クゲートセルに代表的な上書き消去問題から解放する。しかしながら、既知のシ
ングルポリセルは、薄いトンネル酸化膜を通じて書き込みも消去も行う。加えて
、これらのセルは、前記選択トランジスタのソース及びドレイン領域間に”イン
ジェクタ”及びフローティングゲート領域の双方を有し、これはセル面積を増大
させる。
【００１５】 発明の要約 したがって、本発明の好適実施形態は、慣例的な２ポリスタックゲートセルの
欠点を回避し、高性能論理技術と容易に集積されるシングルポリフラッシュＥＥ
ＰＲＯＭを目的とする。好例の２トランジスタフラッシュＥＥＰＲＯＭメモリセ
ルアレイは、各々がビットライン及びワードラインを有する選択トランジスタを
有する複数のフラッシュＥＥＰＲＯＭセルを具え、前記選択トランジスタをフロ
ーティングゲートトランジスタと直列とした。前記フローティングゲートトラン
ジスタは、組織化単結晶基板上に形成された薄いトンネル酸化膜を有する。また
、前記フローティングゲートを、前記フローティングゲートに容量性結合された
結合ラインを形成すると共にトンネル機能を行う高濃度にドープされた領域上に
形成する。
【００１６】 好適実施形態は、ソース及びドレイン間に唯一のフローティングゲート電極を
使用し、より簡単で小形のセルを与える。好適実施形態は、組織化基板トンネル
酸化膜技術を、有意により低い書き込み及び消去電圧に使用し、フラッシュＥＥ
ＰＲＯＭ技術の適用性を、ディープサブミクロンのより高い性能の論理プロセス
に拡大する。
【００１７】 シングルポリ組織化基板２トランジスタフラッシュＥＥＰＲＯＭメモリセルア
レイを形成する好例の方法は、ビットライン及びワードラインを有する選択トラ
ンジスタを基板上に設置するステップと、フローティングゲートトランジスタを
前記選択トランジスタと直列に前記基板上に設置するステップと、薄いトンネル
酸化膜を組織化単結晶基板上に形成し、前記フローティングゲートトランジスタ
を前記基板における高濃度にドープされた領域上に配置するステップと、前記高
濃度にドープされた領域によって、トンネル機能を行う前記フローティングゲー
トに容量性結合された結合ラインを形成するステップとを含む。
【００１８】 一般的に言って、本発明の好適実施形態は、フラッシュＥＥＰＲＯＭメモリセ
ルと、このようなメモリセルを製造するプロセスとに関し、前記メモリセルは、
ビットライン及びワードラインを有する第１ポリシリコン層から形成された選択
トランジスタと、前記第１ポリシリコン層から形成され、前記選択トランジスタ
に直列に接続され、組織化単結晶基板上に形成されたトンネル酸化膜を有するフ
ローティングゲートトランジスタと、前記基板において形成された高濃度にドー
プされた領域とを含み、前記フローティングゲートを前記高濃度にドープされた
領域上に形成し、前記高濃度にドープされた領域は、前記フローティングゲート
に容量性結合された結合ラインを形成する。このようなセルを、複数のこのよう
なセルを具えるメモリセルアレイに含ませることができる。
【００１９】 本発明の上述した又は他の目的及び特徴は、以下の詳細な好適実施形態の説明
から、添付した図面と組み合わせて読んだ場合、より明らかになるであろう。
【００２０】 好適実施形態の詳細な説明 本発明の好適実施形態は、熱電子チャネル注入の代わりにファウラーノルドハ
イムトンネルを使用し、１セルあたり約５×１０−２ないし１０−５の好例の書
き込み時間を達成する。本発明の好適実施形態において、フラッシュＥＥＰＲＯ
Ｍセルは、約０．１８μｍ高性能論理技術に適合する。ゲート酸化膜厚及び印可
電圧を、結果として生じる電場が絶縁破壊限界叉は時間劣化限界を超えないよう
に選択した。
【００２１】 チェンミングＨｕ．による論文”ゲート酸化膜スケーリング限界及び設計”１
９９６ ＩＥＤＭ、３１９ページにおいて、細小ＭＯＳＦＥＴゲート酸化膜厚は
、摂氏１２５度における１０年の寿命に関する最高印加電圧に対して与えられて
いる。このデータは、本発明によって実現されるセルにおける最大電場の規定の
助けになる。
【００２２】 本発明の好例のセルは、コウミンチャン（Ｋｏｗ−Ｍｉｎｇ Ｃｈａｎｇ）他
による、ＩＥＥＥ電子装置、レター、１９、Ｎｏ．５、１９９８年５月、１４５
ページ”トンネル酸化膜の形成に関する組織化Ｓｉ表面を形成する新たな簡単で
確実な方法”において考察されているような組織化基板トンネル酸化膜を使用す
る。この方法において、トンネル酸化物を、単結晶シリコン上に直接のせたポリ
シリコン薄膜を通じて完全に酸化することによって形成する。これは、前記単結
晶基板において組織化表面を形成する。前記酸化膜を除去した後、この粗くなっ
たシリコン上に形成された酸化膜は、増大したトンネル電流を示す。さらに、絶
縁強度は、組織化ポリ上に形成された酸化膜（ポリｏｘ）に渡って大幅に改善さ
れる。
【００２３】 前記組織化基板酸化物に関して、電流密度は、正に充電された電極からはるか
に高い。すなわち、電流は、前記基板から電子放出の方向においてトンネルする
場合、より大きい。この効果を、より低い電圧における消去に使用する。
【００２４】 図２は、本発明によるフラッシュセルの一実施形態の上面は位置図及び２つの
断面図を示す。前記プロセスは、自己整列タングステンプラグ接点と、ダブルレ
ベル金属と、シャロートレンチ絶縁を特徴とする。前記セルは、約１８ｆ２の面
積を有する。
【００２５】 図示したセルにおいて、ポリ１フローティングゲートに結合されたｎ＋基板領
域（Ａと示す）は、フローティングゲートトンネル酸化膜トランジスタ領域（Ｂ
と示す）に等しい。Ｂにおけるトンネル酸化膜が５０Åで、Ａにおける結合酸化
膜が１１０Åの場合、結合比は、約［１／１００］／［１／１００＋１／５０］
＝０．３１である。例えば、８Ｖをｎ＋制御ラインに印加した場合、前記フロー
ティングゲートは約２．５Ｖになる。５０Å酸化膜に関して、これは、約５×１
０６Ｖ／ｃｍのソースライン上のＢにおける電場と、約５×１０−６Ａ／ｃｍ２ のトンネル電流を生じる。
【００２６】 この値を使用し、消去時間を計算してもよい。ＶＣｏ＝Ｊｔから、Ｖを単位面
積あたりのキャパシタンスＣｏのキャパシタンスにおける電圧とし、Ｊを電流密
度とし、ｔを時間とし、２Ｖにおいてプラギングし（すなわち、Ｖτにおける２
Ｖの上昇）、ＳｉＯ２の５０Åを使用するキャパシタに関するＣｏとした場合、
ｔの値は０．０１秒のみである。しかし、下にあるｎ＋層ソース領域は、整列失
敗により合計のフローティングゲート酸化膜領域の約半分のみであるため、この
簡単な計算は約２の因数だけ低いかもしれない。前記ｐ型基板チャネル領域への
トンネル電流は、約１Ｖのフラットバンド電圧が前記電場を減少させるため、小
さくなる。
【００２７】 ８Ｖ消去電圧に関して、約７．３×１０６Ｖ／ｃｍの電場が、１１０Å酸化膜
と交差して存在する。これは、１０−７Ａ／ｃｍ２のトンネル電流を与え、これ
は、０．３１結合比セルの場合に関する組織化基板トンネル電流より約５０００
倍小さい。ヒロシノザワ他による”低バリヤ高トンネル酸化膜を使用するＥＥＰ
ＲＯＭセル”、ＩＥＥＥ Ｔｒａｎ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，ＥＤ
−３３，Ｎｏ．２、１９８６年２月、２７５ページにおいて、トンネル電流は、
酸化膜がｎ＋基板上に成長した場合、酸化膜／シリコン導電バンドのバリヤ高に
おける減少によって増大することが示されている。このデータは、ｎ＋における
、８Ｖにおける１１０Å酸化膜に関する領域に結合するフローティングゲートへ
の漏れが、１０ないし５０倍の高さになるかもしれないことを示す。
【００２８】 ｎ＋制御ライン領域は、表面が８Ｖにおいて反転しない十分なドーピング密度
を有するべきである。約１０２０原子／ｃｍ３のリン叉は砒素は、反転を防ぐの
により適切である。
【００２９】 前記セルに書き込むために、正に充電された反転層を、前記フローティングゲ
ート（領域Ｂ）の下に、前記トランジスタをターンオンし、ｎ＋制御及びソース
ラインを接地することによって形成してもよい。これは、トンネル電流の流れの
困難な方向であるため、約５Ｖを前記ビットラインに印加しなければならず、こ
れよりいくらか上の電圧をワードラインに印可する。０．１８μｍ技術に関して
、このような電圧は、パンチスルー及び接合破壊条件に近い。この理由のため、
０．１８μｍゲート長技術に関する図２は、いくつかのプロセスに関して実際的
なよりも密であるかもしれない。前記ワードライン幅を、２ｆまで上向きに簡単
に調節することができ、例えば、セル面積は、約２２．５ｆ２まで増加する。
【００３０】 本発明の他の実施形態は、ｎ＋結合ラインにおける電圧低下を可能にするため
、より高い結合率を与える。より高い結合率を有するセルを、図３において見る
ことができる。このセルは、２ｆ幅ワードラインを有し、３３ｆ２のセル面積に
関して約０．４８の結合比を有する。より大きい結合比によって、前記消去電圧
は、約６Ｖに低下する。
【００３１】 ゲート長における調節は、もちろん、高性能論理の必要に関して選択された正
確なトランジスタ構造及びプロセスの機能である。Ｔ．Ｙ．チャン及びＨ．ガウ
による”ディープ半導体ＣＭＯＳの性能及びホットキャリヤ信頼性”、ＩＥＤＭ
’８９、８９ページと、ユアン タウア及びエドワードＪ．ノワクによる”０．
１μｍ未満のＣＭＯＳ装置：性能はどれだけ高くなるか”、ＩＥＤＭ’９７、２
１５ページに記載のように、１０年の寿命をこえる信頼性を確実にするために０
．５μｍ以上のゲート長を必要とするかもしれないという、既知の熱電子問題は
、前記選択トランジスタにおいて使用される５Ｖ ＶＤが書き込みの間にのみ印
加されるため、重要ではない。
【００３２】 図４Ａ−４Ｃは、本発明によって構成された部分的断面構造を示し、消去、書
き込み及び読み出し機能に関して前記シングルポリセルに印加することができる
電圧を説明するのを助ける。図４Ａの消去機能を、アレイ全体に同時に用いるこ
とができ、高電圧をｎ＋制御ライン（ＣＬ）に印加することによって行うことが
できる。結合比に応じて、この電圧は、約６Ｖから約８Ｖまで変化しうる。電子
はＶτを約１又は２Ｖに上昇させた組織化基板からトンネルする。前記消去機能
は、電子の流れの容易な方向であるが、前記フローティングゲートにおいて蓄積
された最終的な電荷の損失は困難な方向であり、これにより寿命が改善する。好
適実施形態において、前記フローティングゲートにおける３Ｖ電位は、少なくと
も１０−４Ａ／ｃｍ２のトンネル電流を与える。しきい値における２Ｖシフトに
関して、これは、約０．０１秒を必要とし、５０Åトンネル酸化物を使用する。
【００３３】 図４Ｂの書き込み機能を、約５Ｖの電位における前記フローティングゲートの
下のｎ型反転層を形成することによって行う。これは、約１０−２Ａ／ｃｍ２の
トンネル電流を与える約１０７Ｖ／ｃｍの電場を形成する。Ｖτにおける２Ｖシ
フトに関して、約１０−４秒を必要とする。書き込みは、前記フローティングゲ
ートトランジスタのＶτを約＋１／４Ｖにする。前記薄い酸化膜の厚さをオング
ストローム（Å）において示す。
【００３４】 図４Ｃにおける読み出し機能を、低電圧において行うことができ、読み出し妨
害又は熱電子問題がほとんどないことを保証する。
【００３５】 図２のもの（すなわち、シングルポリ埋め込みフラッシュＥＥＰＲＯＭを有す
る０．１８−０．２５μｍＣＭＯＳ）のような本発明による埋め込みフラッシュ
ＥＥＰＲＯＭセルを製造する好例のプロセスフロー（選択された主なステップ）
は以下の通りである。
【００３６】 ４−９オームｃｍのｐ型シリコンから始めて、窒化膜を形成し、次に、シャロ
ートレンチ酸化のためにシャロートレンチをエッチングする。露出した表面を（
例えば約２００Å）酸化し、化学蒸着を使用してＳｉＯ２で満たす。前記表面を
前記窒化膜まで化学機械研磨（ＣＭＰ）し、次に、前記窒化膜をストリップする
。犠牲酸化膜を成長させ、ｎウェルマスクを形成し、次に、高エネルギー及び１
０１３ｃｍ−２範囲におけるドーズを使用して前記ｎウェルにリンをインプラン
トする。ｎ−ＭＯＳパンチスルー及びしきい値（Ｖτ）調節のような他のインプ
ラントをこのときに行うこともできる。次に、フラッシュ制御キャパシタ領域マ
スクを形成し、リンを制御キャパシタ領域に約１０１３ｃｍ−２のドーズにおい
てイオンインプラントする。
【００３７】 組織化表面を形成するために、前記犠牲酸化膜をストリップし、ポリ薄膜（例
えば、約１２０Å）を堆積する。前記フローティングゲートトランジスタ領域に
おける前記ポリ薄膜のフォトレジストマスクを形成し、これを使用して、ポリ１
層をエッチングすることができる。露出した表面を熱酸化し（例えば、約３００
Å）、前記酸化膜をストリップし、ゲート酸化膜を成長させる（例えば、約４０
Å）（例えば、約３５分、摂氏８００度、ドライＯ２におけるＣ）。次に、ゲー
ト酸化膜ストリップマスクを形成する。（大部分の論理トランジスタ領域におい
てオープン。）
【００３８】 ２つの酸化膜の厚さを得るために、前記ゲート酸化膜を、高電圧トランジスタ
を除くすべての論理トランジスタゲート領域においてストリップする。酸化膜を
、前記メモリ選択ゲート領域及び制御ゲート領域において残す。前記酸化膜を、
前記トンネルフローティングゲート領域においてストリップする。次に、前記ゲ
ート酸化膜を再成長させる（例えば、約５０Å、約５０分必要）。約７０Åを、
高電圧トランジスタ領域、フラッシュＥＥＰＲＯＭ選択ゲート領域において形成
し、約１１０Åをｎ＋フラッシュ制御ゲート領域において形成する。すべてが参
照によってここに含まれるＴ．Ｉ．カミスによる”ポリ及び単結晶シリコンの酸
化”Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．、１９７９年５月、８０４ページと
、米国特許明細書第４８７７７５１号と、米国特許明細書第５１３２２３９号に
おいて記載のような既知の技術を使用し、ｎ＋領域における酸化膜の成長を加速
することができる。
【００３９】 次に、ポリシリコンを堆積し、前記ポリを適切なマスクによってｎ＋及びｐ＋
にドープする。次に、キャップ酸化膜を堆積し、当業者には既知のスペーサ（例
えば、スペーサを窒化物とし、自己整列接点（ＳＡＣ）を形成することができる
）によってｎ及びｐチャネルＬＤＤトランジスタを形成する。ハロインプラント
を用い、当該技術分野において既知のようなパンチスルーを抑制する。前記キャ
ップ酸化膜を、イオンアシストプラズマエッチング及び適切なマスキングを使用
し、論理領域においてストリップする。サリサイドプロセスを、（酸化膜マスキ
ングの使用によってフラッシュ領域において除外された）論理領域に用いる。次
に、誘電体膜を堆積し、平面化する。接点を開き、タングステンプラグを堆積し
、次に、化学機械研磨を使用して、前記装置を平面化する。次に、多数のレベル
の相互接続を、既知のように形成することができる。
【００４０】 表３は、本発明の好例のシングルポリセルを、標準的なスタックゲートフラッ
シュセルの埋め込み用途における使用の試みと比較する。シングルポリが４つの
あまり重要でないプロセスモジュールを有することがわかる。
【表３】
【００４１】 本発明を、他の特別な形態において、その精神及び本質的な特徴から逸脱する
ことなく実現できることは、当業者には明らかであろう。したがって、ここに開
示した実施形態を、あらゆる点において説明的であるとみなし、限定であるとみ
なさない。本発明の範囲を、上記説明よりも添付した請求項によって示し、意味
及び範囲に入るすべての変化及びその等価物は、ここに含まれるとする。
【図面の簡単な説明】
【図１】 Ａ及びＢは、慣例的な高性能論理技術と、慣例的なシングルポリフラ
ッシュＥＥＰＲＯＭセルを示す。
【図２】 本発明によって構成された好例のシングルポリフラッシュＥＥＰＲＯ
Ｍセルを示す。
【図３】 本発明の好適実施形態によるより広いワードライン及びより高い結合
比によって構成された好例のシングルポリフラッシュＥＥＰＲＯＭセルを示す。
【図４】 ＡないしＣは、本発明の好適実施形態によって構成されたシングルポ
リフラッシュＥＥＰＲＯＭセルに関する好例の消去、書き込み及び読み出し機能
を示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ， ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ， ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ジェイムス エイ カニンガム アメリカ合衆国 カリフォルニア州 95070 サラトガ ジュニペロ ウェイ 19771 Ｆターム(参考） 5F083 EP13 EP22 EP32 EP42 EP63 EP68 ER03 ER14 ER22 GA09 JA53 MA06 MA19 NA01 PR12 ZA12 5F101 BA07 BA23 BA35 BB06 BC02 BD02 BD23 BD35 BE02 BE05 BE07 BH04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１ポリシリコン層から形成されたビットライン及びワードライ
    ンを有する選択トランジスタと、 前記第１ポリシリコン層から形成され、前記選択トランジスタと直列に接続さ
    れ、組織化単結晶基板上に形成されたトンネル酸化膜を有するフローティングゲ
    ートトランジスタと、 前記基板において形成された高濃度にドープされた領域とを具え、前記フロー
    ティングゲートを前記高濃度にドープされた領域上に形成し、前記高濃度にドー
    プされた領域が前記フローティングゲートに容量性結合された結合ラインを形成
    することを特徴とするフラッシュＥＥＰＲＯＭセル。
  2. 【請求項２】 請求項１に記載のフラッシュＥＥＰＲＯＭセルにおいて、該メモ
    リセルを、そこに格納された電荷を、電圧を前記フローティングゲートトランジ
    スタの制御ラインに印加し、前記フローティングゲートトランジスタのソースを
    接地することによって消去するように構成したことを特長とするフラッシュＥＥ
    ＰＲＯＭセル。
  3. 【請求項３】 請求項１に記載のフラッシュＥＥＰＲＯＭセルにおいて、該メモ
    リセルを、そこに格納された電荷を、正電圧を前記ビットライン及びワードライ
    ンに印加し、前記フローティングゲートトランジスタのソースを接地することに
    よって消去するように構成したことを特長とするフラッシュＥＥＰＲＯＭセル。
  4. 【請求項４】 請求項１に記載のフラッシュＥＥＰＲＯＭセルにおいて、該メモ
    リセルが、ポリシリコンの単一層を有することを特長とするフラッシュＥＥＰＲ
    ＯＭセル。
  5. 【請求項５】 請求項４に記載のフラッシュＥＥＰＲＯＭセルにおいて、 制御ライン及びソースラインを具え、前記ビットラインと、制御ラインと、ソ
    ースラインとを、上にある導電性相互接続部において供給することを特長とする
    フラッシュＥＥＰＲＯＭセル。
  6. 【請求項６】 基板において第１ポリシリコン層からビットライン及びワードラ
    インを有する選択トランジスタを形成するステップと、 前記基板において前記第１ポリシリコン層から前記選択トランジスタと直列の
    フローティングゲートトランジスタを形成するステップと、 組織化単結晶基板上に薄いトンネル酸化膜を形成し、前記フローティングゲー
    トトランジスタを前記基板における高濃度にドープされた領域上に配置するステ
    ップと、 前記高濃度にドープされた領域によって、前記フローティングゲートに容量性
    結合し、トンネル機能を行う結合ラインを形成するステップとを具えることを特
    徴とするフラッシュＥＥＰＲＯＭセルを形成する方法。
  7. 【請求項７】 請求項６に記載のフラッシュＥＥＰＲＯＭセルを形成する方法に
    おいて、前記メモリセルがポリシリコンの単一層を有することを特長とするフラ
    ッシュＥＥＰＲＯＭセルを形成する方法。
  8. 【請求項８】 請求項７に記載のフラッシュＥＥＰＲＯＭセルを形成する方法に
    おいて、 制御ライン及びソースライン形成するステップを具え、前記ビットラインと、
    制御ラインと、ソースラインとを、上にある導電性相互接続部において供給する
    ことを特長とするフラッシュＥＥＰＲＯＭセルを形成する方法。
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