KR101291750B1 - 이이피롬과 그 제조 방법 - Google Patents
이이피롬과 그 제조 방법 Download PDFInfo
- Publication number
- KR101291750B1 KR101291750B1 KR1020110105445A KR20110105445A KR101291750B1 KR 101291750 B1 KR101291750 B1 KR 101291750B1 KR 1020110105445 A KR1020110105445 A KR 1020110105445A KR 20110105445 A KR20110105445 A KR 20110105445A KR 101291750 B1 KR101291750 B1 KR 101291750B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- junction region
- transistor
- type
- tunneling
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 230000005641 tunneling Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 EEPROM과 그 제조 방법에 관한 것이다. 이에 개시된 EEPROM은 반도체 기판 상에 형성된 플로팅 트랜지스터와, 플로팅 트랜지스터에 트랩된 전자를 소거하기 위한 터널링 트랜지스터를 포함하며, 터널링 트랜지스터는 소스 접합 영역과 드레인 접합 영역이 측면 확산에 의해 일체로 연결된다. 이러한 본 발명은 싱글 게이트 EPROM이 터널링 트랜지스터를 포함하도록 구조를 변경하면서 마스크 공정의 추가 없이 작은 셀 사이즈를 유지하도록 하며, 이로써, 전기적 소거가 가능하여 MTP로 사용이 가능한 작은 셀 사이즈를 가지는 싱글 게이트 구조의 EEPROM을 제공하고, 터널링 트랜지스터를 구성하는 게이트의 폭을 조절하여 소거 전압을 조절할 수 있는 자유도를 향상시키는 이점이 있다.
Description
본 발명은 이이피롬(Electrical Erasable Programmable Read-Only Memory, EEPROM)에 관한 것으로서, 더욱 상세하게는 싱글 게이트 EPROM(Erasable Programmable Read-Only Memory)의 구조를 변경하여 작은 셀 사이즈(cell size)를 유지하면서 전기적 소거(electrical erase)를 가능하게 하여 MTP(Multiple Time Programmable)로 사용이 가능하게 한 EEPROM 및 그 제조 방법에 관한 것이다.
주지하는 바와 같이, EEPROM 등과 같은 비휘발성 메모리 소자는 외부 전원의 공급이 차단된 상태에서도 정보를 저장할 수 있는 반도체 소자이다.
EPROM은 게이트로 작용하는 두 개의 다결정 실리콘층이 수직으로 적층된 적층형 게이트 구조의 EPROM과 다결정 실리콘층이 단일층인 싱글 게이트 구조의 EPROM 등이 있다.
적층형 게이트 구조의 EPROM은 소자의 고집적화에 유리한 반면에 단층 구조의 싱글 게이트 공정을 따르는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 CMOSFET(Complementary MOSFET)와 같은 논리소자(logic device)와 함께 제조되기 위해서는 복잡한 공정을 거쳐야 하는 단점이 있다.
반면에 싱글 게이트 구조의 EPROM은 셀의 집적도와 성능 측면에서 적층형 게이트 구조의 EPROM에 비해 단점을 가지더라도, 단순화된 표준공정을 갖기 때문에 CMOS 논리 및 혼합 신호 회로에 자주 임베디드(embedded)되어 저가, 저밀도 소자에서 유용하게 적용된다.
즉, 표준 로직(logic)공정과 부합하여 추가 공정이나 추가 비용 투입 없이 메모리 셀의 기능을 추가할 수 있기 때문에 논리소자 제품에 쉽게 탑재될 수 있는 것이다.
도 1은 종래 기술에 따른 싱글 게이트 구조를 가지는 EPROM의 평면도이고, 도 2는 도 1에 도시된 EPROM의 단면도이다.
이에 나타낸 바와 같이 종래 기술에 따른 EPROM은, 반도체 기판(11)의 상부에 P형 웰(12)과 N형 웰(13)이 나란히 형성되고, 소자 분리 영역(14)에 의해 P형 웰(12)과 N형 웰(13)이 이격된다.
P형 웰(12)이 형성된 반도체 기판(11) 위에 제 1 게이트 절연막(15)이 형성되고, 그 위로 제 1 게이트(16)가 형성된다.
제 1 게이트(16) 일측의 P형 웰(12) 상측에 N형 소스 접합 영역이 형성되고, 제 1 게이트(16) 타측의 P형 웰(12) 상측에 N형 드레인 접합 영역이 형성된다. 즉, 제 1 게이트(16)와 소스/드레인 접합 영역(18)에 의해 셀렉트 NMOS 트랜지스터(1)가 형성된다.
또한, N형 웰(13)이 형성된 반도체 기판(11) 위에 제1 게이트 절연막(15)이 형성되고, 그 위로 제 2 게이트(17)가 형성된다.
제 2 게이트(17) 일측의 N형 웰(13) 상측에 P형 소스 접합 영역이 형성되고, 제 2 게이트(17) 타측의 N형 웰(13) 상측에 P형 드레인 접합 영역이 형성된다. 즉, 제 2 게이트(17)와 소스/드레인 접합 영역(19)에 의해 플로팅 PMOS 트랜지스터(2)가 형성된다.
제 2 게이트(17)의 위에는 살리사이드 블록층(20)이 형성되어 제 2 게이트(17)에 살리사이드가 형성되는 것을 방지한다.
하지만, 이러한 종래 기술에 따른 EPROM은 단순화된 표준공정을 가지는 등의 장점이 있지만, 전기적 소거가 불가능한 문제점이 있다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 싱글 게이트 EPROM의 구조를 변경하여 작은 셀 사이즈를 유지하면서 전기적 소거를 가능하게 하여 MTP로 사용이 가능하게 한다.
본 발명의 제 1 관점으로서 EEPROM은, 반도체 기판 상에 형성된 플로팅 트랜지스터와, 상기 플로팅 트랜지스터에 트랩된 전자를 소거하기 위한 터널링 트랜지스터를 포함하며, 상기 터널링 트랜지스터는, 소스 접합 영역과 드레인 접합 영역이 측면 확산에 의해 일체로 연결되고, 게이트의 폭이 상기 플로팅 트랜지스터를 구성하는 게이트의 폭보다 더 좁을 수 있다.
삭제
상기 플로팅 트랜지스터를 구성하는 게이트의 폭은 0.5um 내지 0.6um이며, 상기 터널링 트랜지스터를 구성하는 게이트의 폭은 0.16um 내지 0.2um일 수 있다.
상기 터널링 트랜지스터를 구성하는 게이트의 종단부는 상기 소스 접합 영역 및 상기 드레인 접합 영역의 가장자리부에 설정 길이만큼 교차할 수 있다.
상기 설정 길이는, 0.16um 내지 0.2um일 수 있다.
본 발명의 제 2 관점으로서 EEPROM의 제조 방법은, 반도체 기판 상에 플로팅 게이트와 터널링 게이트를 형성하는 단계와, 상기 플로팅 게이트에 접합을 이루는 소스 접합 영역 및 드레인 접합 영역을 형성하여 플로팅 트랜지스터를 형성하는 단계와, 측면 확산에 의해 일체로 연결된 소스 접합 영역 및 드레인 접합 영역을 상기 터널링 게이트에 접합을 이루도록 형성하여 터널링 트랜지스터를 형성하는 단계를 포함할 수 있으며, 상기 터널링 게이트의 폭을 상기 플로팅 게이트의 폭보다 더 좁게 형성할 수 있다.
삭제
상기 터널링 게이트의 종단부가 상기 일체로 연결된 소스 접합 영역 및 드레인 접합 영역의 가장자리부에 설정 길이만큼 교차하게 형성할 수 있다.
상기 일체로 연결된 소스 접합 영역 및 드레인 접합 영역은, 25˚ 내지 45˚의 틸트를 가지는 이온주입 공정을 통해 형성할 수 있다.
상기 이온주입 공정은, 에너지가 65KeV 내지 100 KeV이며, 도즈량이 5E12/cm2 내지 1E13/cm2인 조건에서 수행할 수 있다.
본 발명의 실시 예에 의하면, 싱글 게이트 EPROM이 터널링 트랜지스터를 포함하도록 구조를 변경하면서 마스크 공정의 추가 없이 작은 셀 사이즈를 유지하도록 한다. 이로써, 전기적 소거가 가능하여 MTP로 사용이 가능하게 한다. 즉, 작은 셀 사이즈를 가지는 싱글 게이트 구조의 EEPROM을 제공한다.
또한, 터널링 트랜지스터를 구성하는 게이트의 폭을 조절하여 소거 전압을 조절할 수 있는 자유도를 향상시키는 효과가 있다.
도 1은 종래 기술에 따른 싱글 게이트 구조를 가지는 EPROM의 평면도이다.
도 2는 도 1에 도시된 EPROM의 단면도이다.
도 3은 본 발명의 제 1 실시 예에 따른 EEPROM의 평면도이다.
도 4는 도 3에 도시된 EEPROM의 단면도이다.
도 5는 본 발명의 제 2 실시 예에 따른 EEPROM의 평면도이다.
도 6은 도 5에 도시된 EEPROM의 단면도이다.
도 7은 본 발명의 제 3 실시 예에 따른 EEPROM의 평면도이다.
도 2는 도 1에 도시된 EPROM의 단면도이다.
도 3은 본 발명의 제 1 실시 예에 따른 EEPROM의 평면도이다.
도 4는 도 3에 도시된 EEPROM의 단면도이다.
도 5는 본 발명의 제 2 실시 예에 따른 EEPROM의 평면도이다.
도 6은 도 5에 도시된 EEPROM의 단면도이다.
도 7은 본 발명의 제 3 실시 예에 따른 EEPROM의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 3은 본 발명의 제 1 실시 예에 따른 EEPROM의 평면도이고, 도 4는 도 3에 도시된 EEPROM의 단면도이다. 도 3의 A-A'라인의 단면을 도 4의 왼쪽에 도시하였고, 도 3의 B-B'라인의 단면을 도 4의 오른쪽에 도시하였으며, 도 3 및 도 4에는 본 발명의 제 1 실시 예에 따른 EEPROM의 단위셀 영역만을 도시하였다.
도 3 및 도 4를 참조하면, 제 1 실시 예에 따른 EEPROM은 반도체 기판(101), 제 1 도전형 제 1 웰(111), 제 1 도전형 제 2 웰(131), 제 2 도전형 웰(121), 소자 분리 영역(103), 제 1 도전형 소스/드레인 접합 영역(127), 제 2 도전형 제 1 소스/드레인 접합 영역(117), 제 2 도전형 제 2 소스/드레인 접합 영역(137), 제 1 게이트 절연막(113), 제 2 게이트 절연막(123), 제 3 게이트 절연막(133), 제 1 게이트(115), 제 2 게이트(125), 제 3 게이트(135), 제 1 살리사이드 블록층(salicide blocking layer)(129), 제 2 살리사이드 블록층(139) 등을 포함하여 구성된다.
이하, 설명의 편의를 위하여 제 1 도전형 제 1 웰(111), 제 2 도전형 제 2 웰(131), 제 2 도전형 웰(121), 제 1 도전형 소스/드레인 접합 영역(127), 제 2 도전형 제 1 소스/드레인 접합 영역(117), 제 2 도전형 제 2 소스/드레인 접합 영역(137)은 각각 "P형 제 1 웰(111)", "P형 제 2 웰(131)", "N형 웰(121)", "P형 소스/드레인 접합 영역(127)", "N형 제 1 소스/드레인 접합 영역(117)", "N형 제 2 소스/드레인 접합 영역(137)"으로 지칭한다. 이처럼, 이하의 설명에서 제 1 도전형은 P형을 의미하고, 제 2 도전형은 N형을 의미하는 것으로 하였으나, 그 반대의 형으로 해석될 수도 있다.
이와 같은 본 발명의 제 1 실시 예에 따른 EEPROM은 셀렉트(select) 트랜지스터(110), 플로팅(floating) 트랜지스터(120), 터널링(tunneling) 트랜지스터(130)로 구분될 수 있다.
도 3 및 도 4에 도시된 본 발명의 제 1 실시 예에 따른 EEPROM의 제조 방법에 대해 살펴보면 아래와 같다.
먼저, 반도체 기판(101)의 상부 일측에 P형 제 1 웰(111)을 형성하고, 반도체 기판(101)의 상부 타측 앞쪽에 N형 웰(121)을 형성하며, 반도체 기판(101)의 상부 타측 뒤쪽에 P형 제 2 웰(131)을 형성한다. 예컨대, P형 제 1 웰(111)과 N형 웰(121) 및 P형 제 2 웰(131)은 동일한 깊이로 형성할 수 있다.
그리고, 반도체 기판(101)의 상부에 소자 분리 영역(103)을 형성하여 활성 영역과 비활성 영역을 정의한다. 이때, 소자 분리 영역(103)에 의해 P형 제 1 웰(111)과 N형 웰(121) 및 P형 제 2 웰(131)이 이격될 수 있다. 예컨대, 도 4에 나타낸 것과 소자 분리 영역(103)을 형성하여 상측 일부만을 이격시킬 수도 있고, P형 제 1 웰(111)과 N형 웰(121) 및 P형 제 2 웰(131)을 완전히 이격시킬 수도 있다.
이렇게 형성된 P형 제 1 웰(111)은 셀렉트 트랜지스터(110)를 위한 베이스층이 되고, N형 웰(121)은 플로팅 트랜지스터(120)를 위한 베이스층이 되며, P형 제 2 웰(131)은 터널링 트랜지스터(130)를 위한 베이스층이 된다.
다음으로, 반도체 기판(101)의 상면에 절연막과 폴리실리콘막을 순차적으로 형성한 후에 패터닝 함으로써, P형 제 1 웰(111) 위에 제 1 게이트 절연막(113) 및 제 1 게이트(115)를 형성하고, N형 웰(121) 위에 제 2 게이트 절연막(123) 및 제 2 게이트(125)를 형성하며, P형 제 2 웰(131) 위에 제 3 게이트 절연막(133) 및 제 3 게이트(135)을 형성한다. 예컨대, 제 1 게이트(115)와 제 2 게이트(125) 및 제 3 게이트(135)는 동일 공정을 통해 동시에 형성할 수도 있으며, 개별 공정을 통해 순차로 형성할 수도 있다.
여기서, 절연막 및 폴리실리콘막을 패터닝하기 이전에 살리사이드 반응 방지막을 형성한 후에 절연막 및 폴리실리콘막과 함께 패터닝하여 제 2 게이트(125) 위에 제 1 살리사이드 블록층(129)을 형성하고, 제 3 게이트(135) 위에 제 2 살리사이드 블록층(139)을 형성할 수 있다. 제 1 살리사이드 블록층(129)과 제 2 살리사이드 블록층(139)는 제 2 게이트(125)와 제 3 게이트(135)에 살리사이드가 형성되는 것을 방지한다.
그리고, 이온 주입을 통해 제 1 게이트(115) 일측의 P형 제 1 웰(111) 상측에 N형 소스 접합 영역을 형성하고, 제 1 게이트(115) 타측의 P형 제 1 웰(111) 상측에 N형 드레인 접합 영역을 형성함으로써, 제 1 게이트(115)에 접합을 이루는 N형 제 1 소스/드레인 접합 영역(117)을 형성한다.
아울러, 이온 주입을 통해 제 2 게이트(125) 일측의 N형 웰(121) 상측에 P형 소스 접합 영역을 형성하고, 제 2 게이트(125) 타측의 N형 웰(121) 상측에 P형 드레인 접합 영역을 형성함으로써, 제 2 게이트(125)에 접합을 이루는 P형 소스/드레인 접합 영역(127)을 형성한다.
또한, 이온 주입을 통해 제 3 게이트(135) 일측의 P형 제 2 웰(131) 상측에 N형 소스 접합 영역을 형성하고, 제 3 게이트(135) 타측의 P형 제 2 웰(131) 상측에 N형 드레인 접합 영역을 형성함으로써, 제 3 게이트(135)에 접합을 이루는 N형 제 2 소스/드레인 접합 영역(137)을 형성한다.
예컨대, N형 제 1 소스/드레인 접합 영역(117) 및 N형 제 2 소스/드레인 접합 영역(137)은 동일 공정을 통해 동시에 형성할 수도 있으며, 개별 공정을 통해 순차로 형성할 수도 있다.
이와 같이, 제 1 게이트(115)와 N형 제 1 소스/드레인 접합 영역(117)을 포함하는 셀렉트 트랜지스터(110)가 P형 제 1 웰(111) 영역에 형성되고, 제 2 게이트(125)와 P형 소스/드레인 접합 영역(127)을 포함하는 플로팅 트랜지스터(120)가 N형 웰(121) 영역에 형성되며, 제 3 게이트(135)와 N형 제 2 소스/드레인 접합 영역(137)을 포함하는 터널링 트랜지스터(130)가 P형 제 2 웰(131) 영역에 형성된다. 예컨대, 각각의 트랜지스터 영역에는 LDD(Lightly doped drain) 영역, 사이드월, 스페이서 등의 구조물이 더 포함될 수 있음은 물론이다.
앞서 설명한 바와 같은 본 발명의 실시 예에 따르면, 싱글 게이트 EPROM이 터널링 트랜지스터(130)를 포함하도록 구조가 변경되지만 마스크 공정의 추가 없이 작은 셀 사이즈를 그대로 유지하며, 터널링 트랜지스터(130)를 이용하여 소거 전압을 인가함으로써 플로팅 트랜지스터(120)에 트랩(trap)된 전자를 소거할 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 EEPROM의 평면도이고, 도 6은 도 5에 도시된 EEPROM의 단면도이다. 도 5의 A-A'라인의 단면을 도 6의 왼쪽에 도시하였고, 도 5의 B-B'라인의 단면을 도 6의 오른쪽에 도시하였으며, 도 5 및 도 6에는 본 발명의 제 2 실시 예에 따른 EEPROM의 단위셀 영역만을 도시하였다.
도 3 및 도 4에 나타낸 본 발명의 제 1 실시 예에 따른 EEPROM과 도 5 및 도 6에 나타낸 본 발명의 제 2 실시 예에 따른 EEPROM을 비교하여 보면, 제 3 게이트 절연막(133a), 제 3 게이트(135a), N형 제 2 소스/드레인 접합 영역(137a), 제 2 살리사이드 블록층(139a)의 변형에 의해 터널링 트랜지스터(130a)가 변형된 것을 알 수 있다.
이러한 본 발명의 제 2 실시 예에서는, 제 3 게이트(135a)의 형성을 위한 패터닝 공정에서 제 2 게이트(125)의 폭(W1)보다 제 3 게이트(135a)의 폭(W2)을 더 좁게 패터닝 한다. 예컨대, 제 2 게이트(125)의 폭(W1)은 0.5um 내지 0.6um로 패터닝 하고, 제 3 게이트(135a)의 폭(W2)은 0.16um 내지 0.2um로 패터닝 할 수 있다.
이처럼, 제 3 게이트(135a)의 폭(W2)을 제 2 게이트(125)의 폭(W1)보다 더 좁게 패터닝 하는 이유는 측면 확산에 의해 일체로 연결된 N형 제 2 소스/드레인 접합 영역(137a)을 형성하기 위한 것이다. 즉, 제 3 게이트(135a)를 폭(W2)을 좁게 형성하여 N형 제 2 소스/드레인 접합 영역(137a)의 형성을 위한 이온 주입 공정에서 측면 확산이 발생되도록 한다. 예컨대, N형 제 2 소스/드레인 접합 영역(137a)의 형성을 위한 이온 주입 공정은 25˚ 내지 45˚의 틸트를 가지는 이온 주입각을 이용하고, 에너지는 65KeV 내지 100 KeV를 이용하며, 도즈량은 5E12/cm2 내지 1E13/cm2인 조건에서 수행할 수 있다.
본 발명의 제 1 실시 예에서는 도 4에 "화살표"로 나타낸 바와 같이 F-N(Fowler-Nordheim) 터널링이 소스 접합 영역과 드레인 접합 영역으로 나뉘어서 발생하지만 본 발명의 제 2 실시 예에서는 도 6에 "화살표"로 나타낸 바와 같이 F-N 터널링이 소스/드레인 접합 영역의 연결부에서 발생한다. 이는 접합 항복전압(breakdown voltage)을 높여 주며, 높은 바이어스(high bias)를 사용하여 소거 시간(erase time)를 단축시킬 수 있다.
도 7은 본 발명의 제 3 실시 예에 따른 EEPROM의 평면도이다.
도 5에 나타낸 본 발명의 제 2 실시 예에 따른 EEPROM과 도 7에 나타낸 본 발명의 제 3 실시 예에 따른 EEPROM을 비교하여 보면, 터널링 트랜지스터(130b)가 변형된 것을 알 수 있다.
이러한 터널링 트랜지스터(130b)는 이는 제 3 게이트(도 6의 135a)의 종단부가 N형 제 2 소스/드레인 접합 영역(도 6의 137a)의 가장자리부에 교차하는 길이를 설정 길이(l)만큼 짧게 조절하여 형성할 수 있다. 예컨대, 그 설정 길이(l)는 0.16um 내지 0.2um로 할 수 있다. 즉 제 3 게이트(도 6의 135a)의 폭과 비교할 때에 동일한 길이로 형성할 수 있다.
이처럼, 제 3 게이트(도 6의 135a)의 종단부가 N형 제 2 소스/드레인 접합 영역(도 6의 137a)의 가장자리부에 교차하는 길이를 짧게 조절하면 측면 확산에 의해 일체로 연결된 N형 제 2 소스/드레인 접합 영역(도 6의 137a)을 더 용이하게 형성할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판 103 : 소자 분리 영역
111 : 제 1 도전(P)형 제 1 웰 113 : 제 1 게이트 절연막
115 : 제 1 게이트
117 : 제 2 도전(N)형 제 1 소스/드레인 접합 영역
121 : 제 2 도전(N)형 웰 123 : 제 2 게이트 절연막
125 : 제 2 게이트
127 : 제 1 도전(P)형 소스/드레인 접합 영역
129 : 제 1 살리사이드 블록층 131 : 제 2 도전(N)형 제 2 웰
133 : 제 3 게이트 절연막 135 : 제 3 게이트
137 : 제 2 도전(N)형 제 2 소스/드레인 접합 영역
139 : 제 2 살리사이드 블록층
111 : 제 1 도전(P)형 제 1 웰 113 : 제 1 게이트 절연막
115 : 제 1 게이트
117 : 제 2 도전(N)형 제 1 소스/드레인 접합 영역
121 : 제 2 도전(N)형 웰 123 : 제 2 게이트 절연막
125 : 제 2 게이트
127 : 제 1 도전(P)형 소스/드레인 접합 영역
129 : 제 1 살리사이드 블록층 131 : 제 2 도전(N)형 제 2 웰
133 : 제 3 게이트 절연막 135 : 제 3 게이트
137 : 제 2 도전(N)형 제 2 소스/드레인 접합 영역
139 : 제 2 살리사이드 블록층
Claims (10)
- 삭제
- 반도체 기판 상에 형성된 플로팅 트랜지스터와,
상기 플로팅 트랜지스터에 트랩된 전자를 소거하기 위한 터널링 트랜지스터를 포함하며,
상기 터널링 트랜지스터는, 소스 접합 영역과 드레인 접합 영역이 측면 확산에 의해 일체로 연결되고, 게이트의 폭이 상기 플로팅 트랜지스터를 구성하는 게이트의 폭보다 더 좁은
이이피롬. - 제 2 항에 있어서,
상기 플로팅 트랜지스터를 구성하는 게이트의 폭은 0.5um 내지 0.6um이며, 상기 터널링 트랜지스터를 구성하는 게이트의 폭은 0.16um 내지 0.2um인
이이피롬. - 제 2 항에 있어서,
상기 터널링 트랜지스터를 구성하는 게이트의 종단부는 상기 소스 접합 영역 및 상기 드레인 접합 영역의 가장자리부에 설정 길이만큼 교차하는
이이피롬. - 제 4 항에 있어서,
상기 설정 길이는, 0.16um 내지 0.2um인
이이피롬. - 삭제
- 반도체 기판 상에 플로팅 게이트와 터널링 게이트를 형성하는 단계와,
상기 플로팅 게이트에 접합을 이루는 소스 접합 영역 및 드레인 접합 영역을 형성하여 플로팅 트랜지스터를 형성하는 단계와,
측면 확산에 의해 일체로 연결된 소스 접합 영역 및 드레인 접합 영역을 상기 터널링 게이트에 접합을 이루도록 형성하여 터널링 트랜지스터를 형성하는 단계를 포함하며,
상기 터널링 게이트의 폭을 상기 플로팅 게이트의 폭보다 더 좁게 형성하는
이이피롬의 제조 방법. - 제 7 항에 있어서,
상기 터널링 게이트의 종단부가 상기 일체로 연결된 소스 접합 영역 및 드레인 접합 영역의 가장자리부에 설정 길이만큼 교차하게 형성하는
이이피롬의 제조 방법. - 제 7 항에 있어서,
상기 일체로 연결된 소스 접합 영역 및 드레인 접합 영역은, 25˚ 내지 45˚의 틸트를 가지는 이온주입 공정을 통해 형성하는
이이피롬의 제조 방법. - 제 9 항에 있어서,
상기 이온주입 공정은, 에너지가 65KeV 내지 100 KeV이며, 도즈량이 5E12/cm2 내지 1E13/cm2인 조건에서 수행하는
이이피롬의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110105445A KR101291750B1 (ko) | 2011-10-14 | 2011-10-14 | 이이피롬과 그 제조 방법 |
| US13/438,678 US8779497B2 (en) | 2011-10-14 | 2012-04-03 | Electrical erasable programmable read-only memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110105445A KR101291750B1 (ko) | 2011-10-14 | 2011-10-14 | 이이피롬과 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130040589A KR20130040589A (ko) | 2013-04-24 |
| KR101291750B1 true KR101291750B1 (ko) | 2013-07-31 |
Family
ID=48085407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110105445A KR101291750B1 (ko) | 2011-10-14 | 2011-10-14 | 이이피롬과 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8779497B2 (ko) |
| KR (1) | KR101291750B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101858622B1 (ko) * | 2011-07-01 | 2018-06-28 | 삼성전자주식회사 | 반도체 소자 |
| US9018691B2 (en) * | 2012-12-27 | 2015-04-28 | Ememory Technology Inc. | Nonvolatile memory structure and fabrication method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010074775A (ko) * | 1999-05-28 | 2001-08-09 | 롤페스 요하네스 게라투스 알베르투스 | 플래시 ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 |
| KR100660901B1 (ko) | 2005-12-22 | 2006-12-26 | 삼성전자주식회사 | 단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의동작방법 및 상기 이이피롬의 제조방법 |
| KR20070056969A (ko) * | 2005-11-29 | 2007-06-04 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｅｐｒｏｍ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| TWI260769B (en) * | 2005-08-23 | 2006-08-21 | Ememory Technology Inc | Non-volatile memory and operating method thereof |
| US7508719B2 (en) * | 2006-08-24 | 2009-03-24 | Virage Logic Corporation | Non-volatile memory cell circuit with programming through band-to-band tunneling and impact ionization gate current |
| US20080057645A1 (en) * | 2006-09-05 | 2008-03-06 | Ememory Technology Inc. | Fabricating method of mosfet with thick gate dielectric layer |
| KR101585972B1 (ko) | 2009-06-29 | 2016-01-15 | 주식회사 동부하이텍 | 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이 |
-
2011
- 2011-10-14 KR KR1020110105445A patent/KR101291750B1/ko active IP Right Grant
-
2012
- 2012-04-03 US US13/438,678 patent/US8779497B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010074775A (ko) * | 1999-05-28 | 2001-08-09 | 롤페스 요하네스 게라투스 알베르투스 | 플래시 ｅｅｐｒｏｍ 메모리 셀 및 그 제조 방법 |
| KR20070056969A (ko) * | 2005-11-29 | 2007-06-04 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｅｐｒｏｍ |
| KR100660901B1 (ko) | 2005-12-22 | 2006-12-26 | 삼성전자주식회사 | 단일 게이트 구조를 갖는 이이피롬, 상기 이이피롬의동작방법 및 상기 이이피롬의 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 학위논문(석사), 계명대학교, 2003 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130092995A1 (en) | 2013-04-18 |
| US8779497B2 (en) | 2014-07-15 |
| KR20130040589A (ko) | 2013-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100673001B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| US10411139B2 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| US8956941B2 (en) | Manufacturing method of semiconductor device | |
| KR100919891B1 (ko) | 비휘발성 메모리 소자의 동작 방법 | |
| US20170117287A1 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| US10103157B2 (en) | Nonvolatile memory having a shallow junction diffusion region | |
| US10083976B2 (en) | Nonvolatile memory with erase gate region | |
| US20160013199A1 (en) | Highly scalable single-poly non-volatile memory cell | |
| US7265411B2 (en) | Non-volatile memory having multiple gate structure | |
| US7898039B2 (en) | Non-volatile memory devices including double diffused junction regions | |
| TWI591831B (zh) | 非揮發性記憶體裝置及其製造方法 | |
| JP2012114269A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2009158857A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2010192895A (ja) | 不揮発性メモリセル及びその製造方法 | |
| US20120223381A1 (en) | Non-volatile memory structure and method for manufacturing the same | |
| JP2000150684A (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US6903405B2 (en) | Semiconductor memory device with a pair of floating gates | |
| US9406812B1 (en) | Asymmetric dense floating gate nonvolatile memory with decoupled capacitor | |
| KR101291750B1 (ko) | 이이피롬과 그 제조 방법 | |
| TW201532198A (zh) | 高電壓雙擴散金氧半導體（ｄｍｏｓ）裝置及其製造方法 | |
| JP2007251183A (ja) | 単一ゲートの不揮発性フラッシュメモリセル | |
| KR100673017B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20140246720A1 (en) | Integrated circuit protected from short circuits caused by silicide | |
| JP2009124106A (ja) | 半導体装置およびその製造方法 | |
| JP5937172B2 (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160531 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170605 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180621 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190617 Year of fee payment: 7 |