KR20070056969A - Ｅｅｐｒｏｍ - Google Patents
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Abstract
비휘발성 메모리 셀을 가진 EEPROM이 제공된다. 비휘발성 메모리 셀은: 기판에 형성된 제 1 웰; 제 1 웰의 제 1 영역에 중첩되도록 게이트 절연막을 통하여 기판 상에 형성된 플로팅 게이트; 제 1 영역에 접촉하도록 제 1 웰 상에 형성된 제 1 및 제 2 확산층들; 및 게이트 전극이 플로팅 게이트이며 게이트 절연막 전하들이 플로팅 게이트에 대해서 이동되는 MOS 트랜지스터를 가진다. 제 1 확산층 및 제 2 확산층은 반대의 도전성 타입이다.
확산층, 게이트 전극, 비휘발성 메모리 셀
Description
도 1 은 종래의 단독 폴리 EEPROM의 구조를 개략적으로 도시하는 단면도;
도 2 는 커패시턴스의 관점에서 본 도 1 의 상태를 도시하는 개략도;
도 3 은 본 발명의 일 실시형태에 따른 비휘발성 메모리 셀 (EEPROM) 의 구조를 도시하는 평면도;
도 4a 는 도 3 에서 선 A-A'에 따른 구조를 도시하는 단면도;
도 4b 는 도 3 에서 선 B-B'에 따른 구조를 도시하는 단면도;
도 4c 는 도 3 에서 선 C-C'에 따른 구조를 도시하는 단면도;
도 5 는 본 발명에 따른 데이터 삭제 동작 (ERASE) 을 도시하는 개략도;
도 6 은 본 발명에 따른 데이터 프로그래밍 동작 (PROGRAM) 을 도시하는 개략도; 및
도 7 은 본 실시형태에 따른 데이터 판독 동작 (READ) 을 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
2 : 플로팅 N-웰 10 : 웰 커패시터
11 : P-웰 30 : 폴리
본 발명은 비휘발성 메모리에 관한 것이며, 특히, 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치 (EEPROM : Electrically Erasable and Programmable Read Only Memory) 에 관한 것이다.
EEPROM은 전기적으로 데이터를 프로그래밍하고 삭제할 수 있는 비휘발성 메모리로 알려져 있다. "단독 폴리 EEPROM (single poly EEPROM)" 은 적층 게이트를 가진 것이 아니라 단독층 게이트를 가진, EEPROM의 타입이다. 그러한 단독 폴리 EEPROM은, 예를 들어, 다음의 특허 문헌에서 개시되어 있다.
일본 특허 출원 공개 공보 JP-P2000-340773 에서 개시된 EEPROM에서, 반도체 기판의 표면부에 형성된 N+ 확산층은 제어 게이트로 기능한다. N+ 확산층은 반도체 기판 상에 형성된 단독층 게이트 (플로팅 게이트) 에 중첩된다. 단독층 게이트는 또한 반도체 기판내의 터널 영역에 중첩되고, 전하들은 터널 영역으로부터 단독층 게이트로 주입된다. 또한, EEPROM은 단독층 게이트를 게이트 전극으로 사용하는 MOS 트랜지스터를 가진다. 전술한 터널 영역은 MOS 트랜지스터의 소스 또는 드레인의 일부분이다.
일본 특허 출원 공개 공보 JP-P2001-185633 에서 설명된 EEPROM 은 기판에 형성된 제 1 N-웰 (well) 및 제 2 N-웰; 기판 상에 형성된 단독층 게이트 (플로팅 게이트); 및 판독 트랜지스터를 가진다. 제 1 N-웰 및 단독층 게이트는 제 1 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. 제 2 N-웰 및 단독층 게이트는 제 2 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. P-타입 확산층 및 N-타입 확산층은 제 1 및 제 2 N-웰 각각에 형성된다. N-타입 확산층이 단독층 게이트로부터 멀리 형성되는 반면에, P-타입 확산층은 단독층 게이트 주변에 형성된다. 전하들은 제 1 커패시터 또는 제 2 커패시터에서 게이트 절연막을 통하여 단독층 게이트에 주입된다.
미국 특허 No. 6788574에서 개시된 EEPROM은 기판 상에 형성된 제 1 N-웰 및 제 2 N-웰; 기판 상에 형성된 단독층 게이트 (플로팅 게이트); 및 판독 트랜지스터를 가진다. 제 1 N-웰 및 단독층 게이트는 터널링 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. 제 2 N-웰 및 단독층 게이트는 결합 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. P-타입 확산층 및 N-타입 확산층은 제 1 및 제 2 N-웰 각각에 형성된다. P-타입 확산 층 및 N-타입 확산층은 각각의 N-웰에 서로 접한다. 전하들은 터널링 커패시터에서 게이트 절연막을 통하여 단독층 게이트에 주입된다.
일본 특허 출원 공개 공보 JP-H06-334190 은 전하들이 터널링 커패시터에서가 아니라 트랜지스터에서 게이트 절연막을 통하여 단독층 게이트로 주입되는 기술을 개시한다.
도 1 은 일본 특허 출원 공개 공보 JP-H06-334190 에서 개시된 EEPROM 셀의 구조를 도시한다. 도 1 에서, N-웰 (104) 은 P-타입 반도체 기판 (101) 에 형성되고 단독층 폴리실리콘 (플로팅 게이트) (108) 은 게이트 절연막을 통하여 P-타입 반도체 기판 (101) 상에 형성된다. PMOS 트랜지스터가 N-웰 (104) 상에 형성되는 반면에, NMOS 트랜지스터는 P-타입 반도체 기판 (101) 상에 형성된다. 보다 상세하게는, NMOS 트랜지스터는 N+ 확산층들 (소스/드레인) (102a, 102b) 및 게이트 전극 (103) 을 포함한다. 한편, PMOS 트랜지스터는 P+ 확산층들 (소스/드레인) (105a, 105b), N+ 확산층 (106) 및 게이트 전극 (107) 을 포함한다. 전술한 단독층 폴리실리콘 (플로팅 게이트) (108) 은 NMOS 트랜지스터의 게이트 전극 (103) 일 뿐만 아니라 PMOS 트랜지스터의 게이트 전극 (107) 이다.
이렇게 구성된 EEPROM에서, 전하들은, 각각의 터미널들 (109, 110 및 111) 에 소정의 전위들을 인가하는 것에 의해서, NMOS 트랜지스터의 게이트 절연막을 통하여 플로팅 게이트 (108) 에 대하여 이동된다. 프로그래밍 과정에서, 예를 들면, 고전위 Vp가 도 1 에 도시된 바와 같이, 터미널들 (109 및 110) 을 통하여 NMOS 트랜지스터의 소스/드레인 (102a, 102b) 에 인가된다. 한편, 접지 전위가 터미널 (111) 을 통하여 PMOS 트랜지스터의 N+ 확산층 (106) 및 소스/드레인 (105a, 105b) 에 인가된다. 따라서, 높은 전계가 NMOS 트랜지스터의 소스/드레인 (102a, 102b) 과 플로팅 게이트 (108) 사이에 발생된다. 결과적으로, FN (Fowler-Nordheim) 터널링이 발생하고 따라서 전자들이 게이트 전극 (103) 에서 소스/드레인 (102a, 102b) 으로 추출된다.
도 2 는 커패시턴스 측면에서 상기 언급한 프로그래밍 동작의 상태를 도시한다. PMOS 트랜지스터의 게이트 커패시턴스가 C2 로 표현되는 반면에, NMOS 트랜지스터의 게이트 커패시턴스는 C1 로 표현된다. 이 경우에, 용량성 결합으로 인한 플로팅 게이트에서 유발된 전위 Vg는 다음의 식 (1) 으로 주어진다.
Vg = C1 / (C2 + C1) * Vp 식 (1)
따라서, NMOS 트랜지스터에서 FN 터널링에 관계된 전위차 "Vp-Vg"는 다음의 식 (2) 으로 주어진다.
Vp - Vg = C2 / (C2 + C1) * Vp
= (1 / (1 + C1/C2)) * Vp 식 (2)
식 (2) 에서, 변수 "C1/C2" 는 "커패시턴스 비율"로 불려진다. 예를 들면, 전위 Vp가 10V 이고 커패시턴스 비율 C1/C2 가 1/4 일 때, 전위차 Vp-Vg는 8V 가 되어야만 한다. 설계자는 전위차 Vp-Vg의 희망치를 획득할 수 있도록 커패시턴스 비율 C1/C2 및 전위 Vp를 설정할 수 있다. 커패시턴스 비율 C1/C2 이 보다 작게 설정될 때, 동일한 전위차 Vp-Vg가 보다 작은 전위 Vp를 가지고 획득될 수 있으며, 즉, 전위차 Vp-Vg가 효율적으로 발생될 수 있다. 게이트 커패시턴스 C1 과 C2 사이의 차이의 증가는 PMOS 트랜지스터 및 NMOS 트랜지스터중 어느 하나의 크기를 매우 크게 만든다. 이것은 메모리 셀 크기의 증가를 초래하므로 바람직하지 않다.
본 출원의 발명자는 먼저 다음의 것들에 중점을 둔다. 전술한 프로그래밍 동작시, 고전위 Vp는 NMOS 트랜지스터에 인가되고 접지 전위는 PMOS 트랜지스터에 인가된다. 따라서, 도 2 에 도시된 바와 같이, 누적층 LA는 N-웰 (104) 의 표면부에 형성된다. 누적층 LA의 네거티브 전하들 (-) 은 PMOS 트랜지스터의 유효 게이트 커패시턴스 C2의 변화를 초래한다. P-웰이 N-웰 대신에 사용되는 경우에, 역전층의 네거티브 전하들은 유효 게이트 커패시턴스 C2의 변화를 초래한다. 결과적으로, 전위차 Vp-Vg는 설계값에서 벗어난다. 전위차 Vp-Vg의 설계값으로부터의 편차는 메모리 셀에 대한 프로그래밍/삭제 특성의 변화를 초래하고 따라서 메모리의 신뢰도를 열화시킨다.
본 발명의 일 태양에 따르면, 비휘발성 메모리 셀을 가진 EEPROM이 제공된다. 비휘발성 메모리는 기판에 형성된 제 1 웰; 게이트 절연막을 통하여 기판 상에 형성된 플로팅 게이트; 및 게이트 전극으로써 플로팅 게이트를 사용하는 MOS 트랜지스터를 가진다. 플로팅 게이트는 제 1 웰의 제 1 영역에 중첩되도록 형성되며, 제 1 웰은 제어 게이트로써 역할을 한다. 한편, MOS 트랜지스터는 터널링 커패시터로써 역할을 하고, 전하들은 MOS 트랜지스터의 게이트 절연막을 통하여 플로팅 게이트에 대하여 이동된다. 제 1 웰에서, 제 1 확산층 및 제 2 확산층은 전술한 제 1 영역에 접촉하도록 형성된다. 본 발명에 따르면, 제 1 확산층 및 제 2 확산층은 반대의 도전성 타입이며 트랜지스터를 형성하지 않는다.
예를 들면, 제 1 웰은 P-웰이다. 제 2 확산층은 N+ 확산층인 반면에, 제 1 확산층은 P+ 확산층이다. 데이터 프로그래밍/삭제시, 제 1 전위는 P-웰 내의 N+ 확산층 및 P+ 확산층에 인가된다. 또한, 소정의 전위차만큼 제 1 전위와 차이가 있는 제 2 전위가 전술한 MOS 트랜지스터의 확산층에 인가된다. 결과적으로, 프로그래밍 동작 또는 삭제 동작에 따라, 역전층 또는 누적층은 P-웰의 전술한 제 1 영역의 표면부에 형성된다.
역전층이 형성된 경우에, 많은 수의 전자들이 N-타입 반도체처럼, P-웰의 제 1 영역의 표면부에 집중된다. 이 경우에, N+ 확산층은 제 1 영역에 접촉하도록 형성되기 때문에, 역전층은 본 발명에 따르면 N+ 확산층에 전기적으로 접속된다. 결과적으로, 역전층의 전위는 전술한 제 1 전위 (소정의 전위) 로 고정된다. 따라서, 역전층으로 인한 유효 게이트 커패시턴스의 변화가 방지된다.
한편, 누적층이 형성되는 경우에, 많은 수의 홀들이 P-웰의 제 1 영역의 표면부에 집중된다. 이 경우에, P+ 확산층은 제 1 영역에 접촉하도록 형성되기 때문에, 누적층은 본 발명에 따르면 P+ 확산층에 전기적으로 접속된다. 결과적으로, 누적층의 전위는 전술한 제 1 전위 (소정의 전위) 로 고정된다. 따라서, 누적층으로 인한 유효 게이트 커패시턴스의 변화가 방지된다.
전술한 바와 같이, 반대의 도전성 타입을 가진 확산층들이 제 1 영역에 접촉하도록 제공되기 때문에, 역전층 또는 누적층의 전위는 둘 중 하나의 경우에 소정의 값으로 고정된다. 즉, 게이트 커패시턴스의 변화는 프로그래밍 동작 또는 삭제 동작 중 하나의 경우에서는 방지된다. 따라서, 터널링 커패시터 (MOS 트랜지스터) 의 게이트 절연막에 인가되는 전위차의 설계값으로부터의 편차를 억제하는 것이 가능하다. 전위차는 실질적으로 설계값과 동일하게 설정되기 때문에, 메모리 셀에 대한 프로그래밍/삭제 특성의 변화는 억제되고 따라서 메모리의 신뢰도가 개선된다.
본 발명의 비휘발성 메모리 (EEPROM) 에 따르면, 게이트 커패시턴스의 변화는 프로그래밍 동작 또는 삭제 동작 중 하나의 경우에서는 방지된다. 터널링 커패시터의 게이트 절연막에 인가되는 전위차의 설계값으로부터의 편차는 억제되기 때문에, 메모리 셀에 대한 프로그래밍/삭제 특성의 변화가 억제된다.
본 발명의 상기 및 다른 목적들, 장점들 및 특징들이 첨부된 도면들에 따른 다음의 설명으로부터 명확해질 것이다.
본 발명은 예시적 실시형태를 참조하여 설명될 것이다. 본 기술분야의 당업자들은 많은 다른 선택적 실시형태들이 본 발명의 기술들을 사용하여 달성될 수 있고 본 발명은 설명을 위한 목적으로 예시된 실시형태들에 국한되지 않음을 이해할 것이다.
본 발명의 일 실시형태에 따른 비휘발성 메모리는 첨부된 도면들을 참조하여 이하에서 설명될 것이다. 실시형태에 따른 비휘발성 메모리는 복수의 비휘발성 메모리 셀들을 가진 EEPROM이다.
1. 구조 및 원리
도 3 은 본 실시형태에 따른 비휘발성 메모리 셀 (EEPROM) 의 구조를 도시하는 평면도이다. 도 3 에서 선 A-A', 선 B-B', 및 선 C-C'에 따른 단면 구조가, 각각, 도 4a, 도 4b 및 도 4c 에서 도시된다.
도 3 에 도시된 바와 같이, 본 실시형태에 따른 비휘발성 메모리 셀은 웰 커패시터 (10) 및 MOS 트랜지스터 (20) 를 가진다. 또한, 플로팅 게이트 (30) 는 웰 커패시터 (10) 및 MOS 트랜지스터 (20) 에 대하여 제공된다.
도 3 을 참조할 때, 웰 커패시터 (10) 가 P-웰 (11) 및 플로팅 게이트 (30) 에 의해서 구성된다. 플로팅 게이트 (30) 가 P-웰 (11) 에 중첩되는 영역은 이하 "중첩 영역 (15)" 이라 불린다. P+ 확산층 (12) 및 N+ 확산층 (13) 은 중첩 영역 (15) 에 접촉하도록 P-웰 (11) 에 형성된다. P+ 확산층 (12) 및 N+ 확산층 (13) 은 중첩 영역 (15) 을 가로질러 서로 마주 보도록 개별적으로 형성된다. 또한, 콘택트 (contact) (14) 는 P+ 확산층 (12) 및 N+ 확산층 (13) 에 접속하도록 형성된다. 도 4a 는 또한 웰 커패시터 (10) 의 단면 구조를 도시한다. 장치 분리 구조 (3) 는 P-타입 기판 (1) 의 표면부의 소정의 영역에 형성된다. 플로팅 N-웰 (2) 은 P-타입 기판 (1) 에 형성되고, P-웰 (11) 은 플로팅 N-웰 (2) 에 형성된다. 플로팅 게이트 (30) 는 게이트 절연막을 통하여 P-웰 (11) 상에 형성된다. 플로팅 게이트 (30) 가 P-웰 (11) 에 중첩되는 영역은 전술한 중첩 영역 (15) 이다. P-웰 (11) 에서, P+ 확산층 (12) 및 N+ 확산층 (13) 은 중첩 영역 (15) 에 접촉하도록 형성된다.
도 3 을 다시 참조할 때, MOS 트랜지스터 (20) 는 P-웰 (21) 상에 형성된 N-채널 MOS 트랜지스터이다. 보다 상세하게는, 소스/드레인으로써 N+ 확산층 (22) 및 웰 전위를 제공하는 P+ 확산층 (23) 은 P-웰 (21) 에 형성된다. 콘택트 (24) 는 N+ 확산층 (22) 및 P+ 확산층 (23) 에 접속되도록 형성된다. 도 4b 는 또한 MOS 트랜지스터 (20) 의 단면 구조를 도시한다. 장치 분리 구조 (3) 는 P-타입 기판 (1) 의 표면부의 소정의 영역에 형성된다. 플로팅 N-웰 (2) 은 P-타입 기판 (1) 에 형성되고 P-웰 (21) 은 플로팅 N-웰 (2) 에 형성된다. N+ 확산층 (소스/드레인) (22) 및 P+ 확산층 (23) 은 P-웰 (21) 에 형성된다. 플로팅 게이트 (30) 는 게이트 절연막을 통하여 N+ 확산층 (22) 에 샌드위치된 영역에 형성된다. 즉, MOS 트랜지스터 (20) 는 게이트 전극으로써 플로팅 게이트 (30) 를 사용한다.
도 4c 는 플로팅 게이트 (30) 의 구조를 도시한다. 플로팅 게이트 (30) 는 P-웰 (11) 및 P-웰 (21) 에 전체에 걸치도록 형성된다. 즉, 플로팅 게이트 (30) 는 웰 커패시터 (10) 및 MOS 트랜지스터 (20) 에 대하여 공통으로 제공된다. 바람직하게는, 도 4c 에 도시된 바와 같이, 플로팅 게이트 (30) 는 단독층 구조를 가진다. 단독층 플로팅 게이트 (30) 는, 예를 들면, 단독층 폴리실리콘으로 형성된다. 플로팅 게이트 (30) 는 절연막으로 둘러싸이고 주변 회로로부터 전기적으로 분리된다.
전술한 P-웰 (11) 및 P-웰 (21) 은 플로팅 게이트 (30) 에 용량적으로 결합된다. 본 실시형태에서, 웰 커패시터 (10) 의 P-웰 (11) 은 "제어 게이트"로써 역할을 한다. 한편, 플로팅 게이트 (30) 에 대한 전하 이동 (전하 주입 및 추출) 이 MOS 트랜지스터 (20) 의 게이트 절연막 (터널 절연막) 을 통하여 발생한다.
플로팅 게이트 (30) 에 대한 전하 이동의 원리는 다음과 같다. 제 1 전위는 도 3 에 도시된 콘택트 (14) 를 통하여 웰 커패시터 (10) 의 N+ 확산층 (13) 및 P+ 확산층 (12) 에 인가된다. 또한, 제 2 전위는 콘택트 (24) 를 통하여 MOS 트랜지스터 (20) 의 P-웰 (21) 및 N+ 확산층 (22) 에 인가된다. 제 2 전위는 소정의 전위차만큼 제 1 전위와 차이가 있으며, 따라서 소정의 전위차에 상응하는 전위가 플로팅 게이트 (30) 에 유발된다.
예를 들면, 접지 전위 GND 가 MOS 트랜지스터 (20) 의 P-웰 (21) 및 N+ 확산층 (22) 에 인가되는 반면에, 전위 Ve 는 웰 커패시터 (10) 의 N+ 확산층 (13) 및 P+ 확산층 (12) 에 인가된다. MOS 트랜지스터 (20) 의 MOS 커패시턴스가 C20 으로 표현되는 반면에, P-웰 (11) 과 플로팅 게이트 (30) 사이의 커패시턴스 (게이트 커패시턴스) 는 C10 으로 표현된다. 이 경우에, 용량적 결합으로 인한 플로팅 게이트 (30) 에 유발된 전위 Vg는 다음의 식 (3) 으로 주어진다.
Vg = C10 / (C10 + C20) * Ve
= (1 / (1 + C20/C10)) * Ve 식 (3)
식 (3) 에서, 변수 "C20/C10" 는 "커패시턴스 비율"로 불린다. 플로팅 게이트 (30) 의 전위 Vg와 접지 전위 GND 사이의 전위차 (전압) 는 MOS 트랜지스터 (20) 의 게이트 절연막에 인가된다. FN 터널링이 이 전압에 상응하는 강한 전계로 인해서 발생하고, 그것에 의해서 전하들이 MOS 트랜지스터 (20) 의 게이트 절연막을 통하여 이동한다. 설계자는 희망치의 전압 Vg가 획득될 수 있도록 커패시턴스 비율 C20/C10 및 전위 Ve를 설정할 수 있다. 커패시턴스 비율 C20/C10 이 보다 작게 설정될 때, 동일한 전압 Vg가 더 작은 전위 Ve를 가지고 획득되며, 즉, 전압 Vg가 효율적으로 획득될 수 있다. 따라서 MOS 트랜지스터 (20) 의 영역은, 도 3 에 도시된 바와 같이, 웰 커패시터 (10) 의 영역보다 더 작게 (C10 > C20) 설계되는 것이 바람직하다.
전술한 비휘발성 메모리에서 저장된 데이터를 판독하기 위해서, 플로팅 게이트 (30) 의 전위 상태가 검출된다. 플로팅 게이트 (30) 의 전위 상태를 검출하기 위해서, 트랜지스터 (판독 트랜지스터) 가 필요하다. 본 실시형태에서, MOS 트랜지스터 (20) 가 판독 트랜지스터로써 사용된다. 즉, 본 실시형태에 따른 MOS 트랜지스터 (20) 가 적어도 데이터 판독을 위해서 필요하며 플로팅 게이트 (30) 으로의 전하 주입을 위해서 또한 사용된다.
2. 동작
다음으로, 본 실시형태에 따른 비휘발성 메모리 셀의 데이터 프로그래밍/삭제/판독 동작들이 더욱 상세히 설명될 것이다.
2-1 삭제 (전자 주입)
삭제 동작시, 전자들은 플로팅 게이트 (30) 로 주입된다. 도 5 는 삭제 동작시 비휘발성 메모리 셀의 상태의 일 예를 도시한다. 도 5 에서, 플로팅 게이트 (30) 은 웰 커패시터 (10) 를 위한 게이트 전극 (30a) 및 MOS 트랜지스터 (20) 를 위한 게이트 전극 (30b) 이 서로 구별될 수 있는 방법으로 도시된다. 게이트 전극 (30a 및 게이트 전극 (30b) 는 서로 전기적으로 접속되며, 그들의 전위 Vg는 서로 동일하다.
P+ 확산층 (12), N+ 확산층 (13), P-웰 (21) 및 소스/드레인 (22) 에 인가되는 전위들은 적당하게 설계될 수 있다. 예를 들면, 도 5 에 도시된 바와 같이, 포지티브 삭제 전위 Ve 는 웰 커패시터 (10) 의 N+ 확산층 (13) 및 P+ 확산층 (12) 에 인가된다. 한편, 접지 전위 GND 는 MOS 트랜지스터 (20) 의 소스/드레인 (22) 및 P-웰 (21) 에 인가된다. 결과적으로, 전위 Vg가 플로팅 게이트 (30) 에 유발된다. 전위 Vg에 상응하는 전계가 MOS 트랜지스터 (20) 의 게이트 절연막에 인가되며 그것에 의하여 전자들이 플로팅 게이트 (30) 로 주입된다.
삭제 동작시, 많은 수의 전자들이 역전층 LI을 형성하도록 MOS 트랜지스터 (20) 의 P-웰 (21) 의 표면부에 집중된다. 한편, 많은 수의 홀들이 누적층 LA 를 형성하도록 웰 커패시터 (10) 의 P-웰 (11) 의 표면부 (중첩 영역 (15)) 에 집중된다. 본 실시형태에 따르면, P+ 확산층 (12) 이 중첩 영역 (15) 에 접촉되도록 형성되기 때문에, 누적층 LA는 P+ 확산층 (12) 에 직접 접속되고 따라서 층들 모두는 전기적으로 서로 접속된다. 결과적으로, 누적층 LA의 전위는 전술한 삭제 전위 Ve에 고정된다.
많은 수의 홀들이 집중되는 누적층 LA의 전위가 고정될 때, 누적층 LA에서 포지티브 전하들 (+) 로 인한 유효 게이트 커패시턴스 C10 의 변화가 방지될 수 있다. 결과적으로, 플로팅 게이트 (30) 에 실질적으로 유발된 전위 Vg와 전술한 식 (3) 에서 기대되는 기대값 사이의 차이가 감소된다. 즉, MOS 트랜지스터 (20) 의 게이트 절연막에 인가된 전위차 Vg의 설계값으로부터의 편차가 억제된다. 따라서, 비휘발성 메모리 셀에 대한 삭제 특성의 변화가 억제되고 따라서 메모리 셀의 신뢰도가 개선된다.
2-2 프로그래밍 (홀 주입)
프로그래밍 동작에서, 홀들은 플로팅 게이트 (30) 로 주입된다. 도 6 은 도 5 에 도시된 방법과 동일한 방법으로 프로그래밍 동작시 비휘발성 메모리 셀의 상태의 일 예를 도시한다. P+ 확산층 (12), N+ 확산층 (13), P-웰 (21) 및 소스/드레인 (22) 에 인가된 전위들이 적절하게 설계될 수 있다. 예를 들면, 도 6 에 도시된 바와 같이, 네거티브 프로그래밍 전위 Vp가 웰 커패시터 (10) 의 N+ 확산층 (13) 및 P+ 확산층 (12) 에 인가된다. 한편, 접지 전위 GND 는 MOS 트 랜지스터 (20) 의 소스/드레인 (22) 및 P-웰 (21) 에 인가된다. 결과적으로, 전위 Vg가 플로팅 게이트 (30) 에 유발된다. 전위 Vg에 상응하는 전계가 MOS 트랜지스터 (20) 의 게이트 절연막에 인가되고, 그것에 의하여 홀들이 플로팅 게이트 (30) 에 주입된다.
프로그래밍 동작시, 많은 수의 홀들이 누적층 LA을 형성하도록 MOS 트랜지스터 (20) 의 P-웰 (21) 의 표면부에 집중된다. 한편, 많은 수의 전자들이 역전층 LI를 형성하도록 웰 커패시터 (10) 의 P-웰 (11) 의 표면부 (중첩 영역 (15)) 에 집중된다. 본 실시형태에 따르면, N+ 확산층 (13) 이 중첩 영역 (15) 에 접촉하도록 형성되기 때문에, 역전층 LI는 직접적으로 N+ 확산층 (13) 에 접속되고 따라서 층들 모두가 전기적으로 서로 접속된다. 결과적으로, 역전층 LI는 전술한 프로그래밍 전위 Vp에 고정된다.
많은 수의 전자들이 집중되는 역전층 LI의 전위가 고정될 때, 역전층 LI 내의 네거티브 전하들 (-) 로 인한 유효 게이트 커패시턴스 C10 의 변화가 방지될 수 있다. 결과적으로, 플로팅 게이트 (30) 에서 실제로 유발된 전위 Vg와 전술한 식 (3) 에서 기대되는 기대치 사이의 차이가 감소된다. 즉, MOS 트랜지스터 (20) 의 게이트 절연막에 인가된 전위차의 설계값으로부터의 편차가 억제된다. 따라서, 비휘발성 메모리 셀에 대한 프로그래밍 특성들의 변화는 억제되고 따라서 메모리의 신뢰도가 개선된다.
2-3. 판독
도 7 은 판독 동작시 비휘발성 메모리 셀의 상태의 일 예를 도시한다. 예를 들면, 판독 전위 Vr은 웰 커패시터 (10) 의 N+ 확산층 (13) 및 P+ 확산층 (12) 에 인가된다. 또한, 접지 전위 GND는 MOS 트랜지스터 (20) 의 P-웰 (21) 및 소스 (22) 에 인가되고, 소정의 전위가 MOS 트랜지스터의 드레인 (22) 에 인가된다. MOS 트랜지스터 (20) 가 켜져있는지 아닌지를 검출하는 것에 의해서, MOS 트랜지스터 (20) 의 임계 전압, 즉, 저장된 데이터에 상응한 플로팅 게이트 (30) 의 전위 상태를 감지하는 것이 가능하다.
3. 효과들
본 실시형태에 따르면, 반대의 도전성 타입을 가진 P+ 확산층 (12) 및 N+ 확산층 (13) 은 웰 커패시터 (10) 내의 중첩 영역 (15) 에 접촉한다. 따라서, 누적층 LA가 중첩 영역 (15) 에 형성되는지 또는 역전층 LI가 중첩 부분 (15) 에 형성되던간에, 누적층 LA 또는 역전층 LI는 P+ 확산층 (12) 및 N+ 확산층 (13) 중 하나에 전기적으로 통한다. 즉, 누적층 LA 또는 역전층 LI의 전위는 프로그래밍 동작 또는 삭제 동작 중 하나의 경우에 소정의 전위 (Ve, Vp) 에 고정된다. 결과적으로, 누적층 LA 내의 포지티브 전하들 (+) 또는 역전층 LI 내의 네거티브 전하들 (-) 로 인한 유효 게이트 커패시턴스 C10의 변화가 방지될 수 있다. 따라서, MOS 트랜지스터 (20) 의 게이트 절연막에 인가되는 전위차의 설계값에서의 편차가 억제된다. 전위차 Vg가 설계값과 실질적으로 동일하게 설정되기 때문에, 메모리 셀에 대한 프로그래밍/삭제 특성의 변화가 억제되고 따라서 메모리의 신뢰도가 개선된다.
특히, MOS 트랜지스터 (20) 의 게이트 절연막에 인가된 전위차 Vg가 희망된 설계값보다 매우 작게 되는 것이 방지되고, 그것은 바람직하다. 전위차 Vg가 희망된 설계 값보다 매우 작게 된다면, 프로그래밍/삭제 동작들은 최악의 경우를 피할 수 있다. 커패시턴스 비율 C20/C10 은 게이트 커패시턴스의 변화를 예상하여 보다 작게 설계되는 것이 고려된다. 하지만, 게이트 커패시턴스 C10 과 C20 사이의 차이에서의 상승은 웰 커패시터 (10) 의 크기가 매우 크게 되는 것을 의미한다. 이것은 전체 메모리 셀의 크기의 증가를 초래하고, 그것은 바람직하지 않다. 하지만, 본 실시형태에 따르면, 게이트 커패시턴스의 변화가 억제되기 때문에, 웰 커패시터의 크기를 불필요하게 증가시키는 것은 필요하지 않다. 이것은 전체 메모리 셀의 크기의 측면에서 바람직하다.
또한, P+ 확산층 (12) 및 N+ 확산층 (13) 은, 도 3 에 도시된 바와 같이, 서로 분리되도록 P-웰 (11) 에 형성된다. 보다 상세하게는, P+ 확산층 (12) 및 N+ 확산층 (13) 은, 통상의 MOS 트랜지스터에서처럼, 중첩 영역 (15) 을 가로 질러 서로 마주보도록 형성된다. P+ 확산층 (12) 및 N+ 확산층 (13) 은 동일한 길이로 중첩 영역 (15) 에 접촉한다. 이러한 분포는 제조 공정을 수월하게 한다는 점에서 바람직하다.
또한, 본 실시형태에 따른 비휘발성 메모리 셀은 2 개의 소자 (웰 커패시터 (10) 및 MOS 트랜지스터 (20)) 로 구성된다. 3 개의 소자 (터널링 커패시터, 결합 커패시터 및 판독 트랜지스터) 의 경우와 비교할 때, 메모리 셀의 영역이 감소되고, 그것은 바람직하다.
본 발명은 상기 실시형태에 국한되지 않으며 본 발명의 정신 및 범위에서 벗 어나는 것 없이 수정 또는 변화될 수도 있다.
본 발명에 따르면, 전위차 Vg가 설계값과 실질적으로 동일하게 설정되기 때문에, 메모리 셀에 대한 프로그래밍/삭제 특성의 변화가 억제되고 따라서 메모리의 신뢰도가 개선된다.
또한, 본 발명에 따르면, 게이트 커패시턴스의 변화가 억제되기 때문에, 웰 커패시터의 크기를 불필요하게 증가시키는 것은 필요하지 않다. 이것은 전체 메모리 셀의 크기의 측면에서 바람직하다.
또한, 본 발명에 따른 비휘발성 메모리 셀은 2 개의 소자 (웰 커패시터 (10) 및 MOS 트랜지스터 (20)) 로 구성된다. 3 개의 소자 (터널링 커패시터, 결합 커패시터 및 판독 트랜지스터) 의 경우와 비교할 때, 메모리 셀의 영역이 감소되고, 그것은 바람직하다.
Claims (9)
- 비휘발성 메모리 셀을 가진 EEPROM으로서,상기 비휘발성 메모리 셀은,기판에 형성된 제 1 웰;상기 제 1 웰의 제 1 영역에 중첩되도록 게이트 절연막을 통해서 상기 기판 상에 형성된 플로팅 게이트;상기 제 1 영역에 접촉하도록 상기 제 1 웰에 형성된 제 1 및 제 2 확산층들; 및게이트 전극이 상기 플로팅 게이트이고 게이트 절연막 전하들이 상기 플로팅 게이트에 대하여 이동하는 MOS 트랜지스터를 포함하며,상기 제 1 확산층 및 상기 제 2 확산층은 반대의 도전성 타입인, EEPROM.
- 제 1 항에 있어서,데이터 프로그래밍 및 삭제시, 제 1 전위는 상기 제 1 웰 내의 상기 제 2 확산층 및 상기 제 1 확산층에 인가되고, 상기 제 1 전위와 소정의 전위차만큼 차이가 나는 제 2 전위는 상기 MOS 트랜지스터의 확산층에 인가되는, EEPROM.
- 제 2 항에 있어서,상기 제 1 웰과 상기 플로팅 게이트 사이의 커패시턴스는 상기 MOS 트랜지스 터의 MOS 커패시턴스보다 더 큰, EEPROM.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,데이터 판독 과정에서, 상기 플로팅 게이트의 전위 상태는 상기 MOS 트랜지스터를 사용하는 것에 의해서 검출되는, EEPROM.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 확산층 및 상기 제 2 확산층은 서로 분리되도록 형성되는, EEPROM.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 확산층 및 상기 제 2 확산층은 동일한 길이로 상기 제 1 영역에 접촉하는, EEPROM.
- 제 5 항에 있어서,상기 제 1 확산층 및 상기 제 2 확산층은 상기 제 1 영역을 가로질러 서로 마주보도록 형성되는, EEPROM.
- 제 6 항에 있어서,상기 제 1 확산층 및 상기 제 2 확산층은 상기 제 1 영역을 가로질러 서로 마주보도록 형성되는, EEPROM.
- 제 1 항에 있어서,상기 플로팅 게이트는 단독층 폴리실리콘으로 형성되는, EEPROM.
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