JP2001036015A - オンチップキャパシタ - Google Patents
オンチップキャパシタInfo
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- 238000000034 method Methods 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
Abstract
(57)【要約】
【課題】 容量に必要な領域、配線が必要であり、デバ
イスを配置可能な有効面積が減少するという課題があっ
た。 【解決手段】 Ｐ形シリコン基板（１）上のボトムＮウ
ェル（２）の表面上に、互いに隣接するＮウェル（３）
とＰウェル（４）とを形成し、Ｎ＋拡散領域（６）にＶ
ＣＣを加え、Ｐ＋拡散領域（７）ＧＮＤを加え、Ｎウェ
ル（３）とＰウェル（４）との接触面、および、Ｐウェ
ル（４）とボトムＮウェル（２）との間で電源電圧ＶＣ
Ｃ−接地電圧ＶＳＳ間容量を形成する。
イスを配置可能な有効面積が減少するという課題があっ
た。 【解決手段】 Ｐ形シリコン基板（１）上のボトムＮウ
ェル（２）の表面上に、互いに隣接するＮウェル（３）
とＰウェル（４）とを形成し、Ｎ＋拡散領域（６）にＶ
ＣＣを加え、Ｐ＋拡散領域（７）ＧＮＤを加え、Ｎウェ
ル（３）とＰウェル（４）との接触面、および、Ｐウェ
ル（４）とボトムＮウェル（２）との間で電源電圧ＶＣ
Ｃ−接地電圧ＶＳＳ間容量を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
内に形成される容量デバイスとしてのオンチップキャパ
シタに関するものである。
内に形成される容量デバイスとしてのオンチップキャパ
シタに関するものである。
【０００２】
【従来の技術】図６は従来の半導体集積回路であるＭＯ
Ｓ容量の構成を示す図であり、（ａ）は平面図、（ｂ）
はＡ−Ｂ線断面図、（ｃ）は等価回路である。図におい
て、６１はＰ形シリコン基板、６２はＰ形シリコン基板
６１上に形成されたＮウェル領域、６３はソース、ドレ
イン電極となるＮ＋拡散領域、６４はゲート電極、６５
はＰ形シリコン基板６１およびＮウェル領域６２上に形
成された酸化膜である。
Ｓ容量の構成を示す図であり、（ａ）は平面図、（ｂ）
はＡ−Ｂ線断面図、（ｃ）は等価回路である。図におい
て、６１はＰ形シリコン基板、６２はＰ形シリコン基板
６１上に形成されたＮウェル領域、６３はソース、ドレ
イン電極となるＮ＋拡散領域、６４はゲート電極、６５
はＰ形シリコン基板６１およびＮウェル領域６２上に形
成された酸化膜である。
【０００３】図７は従来の半導体集積回路であるポリシ
リコン容量の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。図
において、７１はＰ形シリコン基板、７２はＰ形シリコ
ン基板７１上に形成された酸化膜、７３は下部ポリシリ
コンゲート電極、そして、７４は上部ポリシリコンゲー
ト電極である。
リコン容量の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。図
において、７１はＰ形シリコン基板、７２はＰ形シリコ
ン基板７１上に形成された酸化膜、７３は下部ポリシリ
コンゲート電極、そして、７４は上部ポリシリコンゲー
ト電極である。
【０００４】図８は従来の半導体集積回路であるＣＭＯ
Ｓデバイスの構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。図
において、８１はＰ形シリコン基板、８２はＰ形シリコ
ン基板８１上に形成されたＮウェル領域、８３はＰ形シ
リコン基板８１上に形成され、接地電源ＶＳＳ（ＧＮ
Ｄ）に接続されたＰウェル領域、８４はＰ＋拡散領域、
８５はＮ＋拡散領域、８６はＮＭＯＳのポリシリコンゲ
ート電極、８７はＰＭＯＳのポリシリコンゲート電極、
８８は酸化膜である。
Ｓデバイスの構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。図
において、８１はＰ形シリコン基板、８２はＰ形シリコ
ン基板８１上に形成されたＮウェル領域、８３はＰ形シ
リコン基板８１上に形成され、接地電源ＶＳＳ（ＧＮ
Ｄ）に接続されたＰウェル領域、８４はＰ＋拡散領域、
８５はＮ＋拡散領域、８６はＮＭＯＳのポリシリコンゲ
ート電極、８７はＰＭＯＳのポリシリコンゲート電極、
８８は酸化膜である。
【０００５】次に動作について説明する。従来の半導体
集積回路では、図６に示す構成を持つＭＯＳ容量、図７
に示す構成のポリシリコン容量を容量デバイスとして利
用している。これらの容量デバイスを電源ＶＣＣと接地
電源ＶＳＳ（ＧＮＤ）との間に接続すると、電源、ＧＮ
Ｄノイズに対するデカップリングキャパシタとして動作
する。
集積回路では、図６に示す構成を持つＭＯＳ容量、図７
に示す構成のポリシリコン容量を容量デバイスとして利
用している。これらの容量デバイスを電源ＶＣＣと接地
電源ＶＳＳ（ＧＮＤ）との間に接続すると、電源、ＧＮ
Ｄノイズに対するデカップリングキャパシタとして動作
する。
【０００６】また、図８に示す従来の半導体集積回路で
あるＣＭＯＳデバイスでは、電源（ＶＣＣ）に接続され
たＮウェル領域８２内にＰＭＯＳが形成され、接地電源
（ＧＮＤ）に接続されたＰウェル領域８３内にＮＭＯＳ
が接続されている。Ｎウェル領域８２とＰウェル領域８
３との間はＰＮ接合であり、Ｎウェル領域８２、Ｐウェ
ル領域８３を電気的に分離して容量成分となり、電源電
圧ＶＣＣと接地電圧ＧＮＤとの間に容量が形成され、Ｎ
ウェル領域８２とＰウェル領域８３とが接する面のみが
容量として寄与する。
あるＣＭＯＳデバイスでは、電源（ＶＣＣ）に接続され
たＮウェル領域８２内にＰＭＯＳが形成され、接地電源
（ＧＮＤ）に接続されたＰウェル領域８３内にＮＭＯＳ
が接続されている。Ｎウェル領域８２とＰウェル領域８
３との間はＰＮ接合であり、Ｎウェル領域８２、Ｐウェ
ル領域８３を電気的に分離して容量成分となり、電源電
圧ＶＣＣと接地電圧ＧＮＤとの間に容量が形成され、Ｎ
ウェル領域８２とＰウェル領域８３とが接する面のみが
容量として寄与する。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
としてのデカップリングキャパシタは以上のように構成
されていたので、電源電圧を安定させ、電源と接地電源
（ＧＮＤ）とのノイズに対するデカップリングキャパシ
タとなる機能を有するが、これらのデカップリングキャ
パシタを半導体集積回路内に形成するためには、シリコ
ン基板上にＭＯＳ容量やポリシリコン容量を配置し、そ
の端子を電源電圧ＶＣＣや接地電圧ＶＳＳ（ＧＮＤ）に
接続する必要があり、デバイスを配置するために必要な
領域とその配線が必要であり、その分、半導体集積回路
内にデバイスを配置可能な有効面積が減少するといった
課題があった。また、図８に示す従来のＣＭＯＳデバイ
スの構成では、Ｎウェル領域８２、Ｐウェル領域８３の
深さ方向は数μｍ程度しかなく、半導体集積回路チップ
に必要な容量のデカップリング容量を得ることができな
いという課題があった。
としてのデカップリングキャパシタは以上のように構成
されていたので、電源電圧を安定させ、電源と接地電源
（ＧＮＤ）とのノイズに対するデカップリングキャパシ
タとなる機能を有するが、これらのデカップリングキャ
パシタを半導体集積回路内に形成するためには、シリコ
ン基板上にＭＯＳ容量やポリシリコン容量を配置し、そ
の端子を電源電圧ＶＣＣや接地電圧ＶＳＳ（ＧＮＤ）に
接続する必要があり、デバイスを配置するために必要な
領域とその配線が必要であり、その分、半導体集積回路
内にデバイスを配置可能な有効面積が減少するといった
課題があった。また、図８に示す従来のＣＭＯＳデバイ
スの構成では、Ｎウェル領域８２、Ｐウェル領域８３の
深さ方向は数μｍ程度しかなく、半導体集積回路チップ
に必要な容量のデカップリング容量を得ることができな
いという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、半導体集積回路チップ上でのデバ
イス領域や配線領域を必要とせず、かつ、電源電圧ＶＣ
Ｃと接地電源ＶＳＳ（ＧＮＤ）との間で必要とされる容
量を持つ容量デバイスを形成可能なオンチップキャパシ
タを得ることを目的とする。
めになされたもので、半導体集積回路チップ上でのデバ
イス領域や配線領域を必要とせず、かつ、電源電圧ＶＣ
Ｃと接地電源ＶＳＳ（ＧＮＤ）との間で必要とされる容
量を持つ容量デバイスを形成可能なオンチップキャパシ
タを得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るオンチッ
プキャパシタは、Ｐ形シリコン基板と、前記Ｐ形シリコ
ン基板上に形成されたボトムＮウェル領域と、前記ボト
ムＮウェル領域上に形成され、互いに隣接する第１のＮ
ウェル領域と第１のＰウェル領域と、前記第１のＮウェ
ル領域上に形成された第１の電極と、前記第１のＰウェ
ル領域上に形成された第２の電極とを備え、前記第１の
Ｎウェル領域と前記第１のＰウェル領域との接触面、お
よび前記第１のＰウェル領域と前記ボトムＮウェル領域
との間に形成される電源電圧−接地電圧間容量を形成す
ることを特徴とするものである。
プキャパシタは、Ｐ形シリコン基板と、前記Ｐ形シリコ
ン基板上に形成されたボトムＮウェル領域と、前記ボト
ムＮウェル領域上に形成され、互いに隣接する第１のＮ
ウェル領域と第１のＰウェル領域と、前記第１のＮウェ
ル領域上に形成された第１の電極と、前記第１のＰウェ
ル領域上に形成された第２の電極とを備え、前記第１の
Ｎウェル領域と前記第１のＰウェル領域との接触面、お
よび前記第１のＰウェル領域と前記ボトムＮウェル領域
との間に形成される電源電圧−接地電圧間容量を形成す
ることを特徴とするものである。
【００１０】この発明に係るオンチップキャパシタで
は、トランジスタや拡散領域の形成されない第２のＮウ
ェル領域を、第１のＰウェル領域内に所定数個形成した
ことを特徴とするものである。
は、トランジスタや拡散領域の形成されない第２のＮウ
ェル領域を、第１のＰウェル領域内に所定数個形成した
ことを特徴とするものである。
【００１１】この発明に係るオンチップキャパシタで
は、第２の電極の代わりに、第１のＰウェル領域とＰ形
シリコン基板とが接続するようにボトムウェル領域内に
接続領域を設けたことを特徴とするものである。
は、第２の電極の代わりに、第１のＰウェル領域とＰ形
シリコン基板とが接続するようにボトムウェル領域内に
接続領域を設けたことを特徴とするものである。
【００１２】この発明に係るオンチップキャパシタは、
Ｎ形シリコン基板と、前記Ｎ形シリコン基板上に形成さ
れたボトムＰウェル領域と、前記ボトムＰウェル領域上
に形成され、互いに隣接する第１のＮウェル領域と第１
のＰウェル領域と、前記第１のＰウェル領域上に形成さ
れた第１の電極と、前記第１のＮウェル領域上に形成さ
れた第２の電極とを備え、前記第１のＮウェル領域と前
記第１のＰウェル領域との接触面、および前記第１のＮ
ウェル領域と前記ボトムＰウェル領域との間に形成され
る電源電圧−接地電圧間容量を形成することを特徴とす
るものである。
Ｎ形シリコン基板と、前記Ｎ形シリコン基板上に形成さ
れたボトムＰウェル領域と、前記ボトムＰウェル領域上
に形成され、互いに隣接する第１のＮウェル領域と第１
のＰウェル領域と、前記第１のＰウェル領域上に形成さ
れた第１の電極と、前記第１のＮウェル領域上に形成さ
れた第２の電極とを備え、前記第１のＮウェル領域と前
記第１のＰウェル領域との接触面、および前記第１のＮ
ウェル領域と前記ボトムＰウェル領域との間に形成され
る電源電圧−接地電圧間容量を形成することを特徴とす
るものである。
【００１３】この発明に係るオンチップキャパシタで
は、トランジスタや拡散領域の形成されない第２のＰウ
ェル領域を、第１のＮウェル領域内に所定数個形成した
ことを特徴とするものである。
は、トランジスタや拡散領域の形成されない第２のＰウ
ェル領域を、第１のＮウェル領域内に所定数個形成した
ことを特徴とするものである。
【００１４】この発明に係るオンチップキャパシタで
は、第１の電極の代わりに、第１のＮウェル領域とＮ形
シリコン基板とが接続するように、ボトムＰウェル領域
内に接続領域を設けたことを特徴とするものである。
は、第１の電極の代わりに、第１のＮウェル領域とＮ形
シリコン基板とが接続するように、ボトムＰウェル領域
内に接続領域を設けたことを特徴とするものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路としてのオンチップキャパシタの構成を示
す図であり、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面
図、（ｃ）は等価回路である。図において、１はＰ形シ
リコン基板、２はＰ形シリコン基板１上に形成されたボ
トムＮウェル領域、３はボトムＮウェル領域２上に形成
されたＮウェル領域（第１のＮウェル領域）、４はボト
ムＮウェル領域２上に形成されたＰウェル領域（第１の
Ｐウェル領域）、５はＮウェル領域３およびＰウェル領
域４上に形成された酸化膜、６は電源電圧ＶＣＣが印加
されるＮ＋拡散領域（第１の電極）、７は接地電圧ＶＳ
Ｓ（ＧＮＤ）が印加されるＰ＋拡散領域（第２の電極）
である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路としてのオンチップキャパシタの構成を示
す図であり、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面
図、（ｃ）は等価回路である。図において、１はＰ形シ
リコン基板、２はＰ形シリコン基板１上に形成されたボ
トムＮウェル領域、３はボトムＮウェル領域２上に形成
されたＮウェル領域（第１のＮウェル領域）、４はボト
ムＮウェル領域２上に形成されたＰウェル領域（第１の
Ｐウェル領域）、５はＮウェル領域３およびＰウェル領
域４上に形成された酸化膜、６は電源電圧ＶＣＣが印加
されるＮ＋拡散領域（第１の電極）、７は接地電圧ＶＳ
Ｓ（ＧＮＤ）が印加されるＰ＋拡散領域（第２の電極）
である。
【００１６】次に動作について説明する。図１に示す構
成の半導体集積回路では、Ｎウェル領域５とＰウェル領
域４との下にＮウェル領域であるボトムＮウェル領域２
を形成している。ボトムＮウェル領域２をＮウェル領域
３とＰウェル領域４の下に形成することで、図８に示し
た従来の半導体集積回路でのＮウェル領域８２とＰウェ
ル領域８３との接する面で形成される容量に加えて、Ｐ
ウェル領域４とボトムＮウェル領域２との境界面にも容
量が形成される。
成の半導体集積回路では、Ｎウェル領域５とＰウェル領
域４との下にＮウェル領域であるボトムＮウェル領域２
を形成している。ボトムＮウェル領域２をＮウェル領域
３とＰウェル領域４の下に形成することで、図８に示し
た従来の半導体集積回路でのＮウェル領域８２とＰウェ
ル領域８３との接する面で形成される容量に加えて、Ｐ
ウェル領域４とボトムＮウェル領域２との境界面にも容
量が形成される。
【００１７】これにより、電源電圧ＶＣＣと接地電源Ｖ
ＳＳ（ＧＮＤ）との間で形成される容量に加え、ボトム
Ｎウェル領域２と接するＰウェル領域４の面積に対応す
る容量を形成することができる。
ＳＳ（ＧＮＤ）との間で形成される容量に加え、ボトム
Ｎウェル領域２と接するＰウェル領域４の面積に対応す
る容量を形成することができる。
【００１８】以上のように、この実施の形態１によれ
ば、ボトムＮウェル領域２上にＮウェル領域３とＰウェ
ル領域４とを形成したので、Ｎウェル領域３とＰウェル
領域４との接合面、および、ボトムＮウェル領域２とＰ
ウェル領域４との間に所望の大きさの容量を形成するこ
とができ、従来のＭＯＳ容量のように、デバイスの領域
を確保し容量を形成し、かつ、配線領域を確保して配線
を形成する必要はなく、必要な容量のデカップリング容
量を得ることができる。
ば、ボトムＮウェル領域２上にＮウェル領域３とＰウェ
ル領域４とを形成したので、Ｎウェル領域３とＰウェル
領域４との接合面、および、ボトムＮウェル領域２とＰ
ウェル領域４との間に所望の大きさの容量を形成するこ
とができ、従来のＭＯＳ容量のように、デバイスの領域
を確保し容量を形成し、かつ、配線領域を確保して配線
を形成する必要はなく、必要な容量のデカップリング容
量を得ることができる。
【００１９】尚、上記した実施の形態１では、Ｐ形シリ
コン基板１上にボトムＮウェル領域２を形成し、ボトム
Ｎウェル領域２上にＮウェル領域３、Ｐウェル領域４を
形成したが、シリコン基板としてＮ形シリコン基板を用
いて、このＮ形シリコン基板上にボトムＰウェル領域を
形成し、ボトムＰウェル領域上にＮウェル領域、Ｐウェ
ル領域を形成した場合であっても同様の効果を得ること
ができる。
コン基板１上にボトムＮウェル領域２を形成し、ボトム
Ｎウェル領域２上にＮウェル領域３、Ｐウェル領域４を
形成したが、シリコン基板としてＮ形シリコン基板を用
いて、このＮ形シリコン基板上にボトムＰウェル領域を
形成し、ボトムＰウェル領域上にＮウェル領域、Ｐウェ
ル領域を形成した場合であっても同様の効果を得ること
ができる。
【００２０】実施の形態２．図２はこの発明の実施の形
態２による半導体集積回路としてのオンチップキャパシ
タの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。図において、
２４はボトムＮウェル領域２上に形成されたＰウェル領
域（第１のＰウェル領域）、２１はＰウェル領域２４内
に形成された小Ｎウェル領域（第２のＮウェル領域）で
ある。尚、その他の構成要素は、図１に示した実施の形
態１のものと同じものなので、同一の参照符号を用い
る。
態２による半導体集積回路としてのオンチップキャパシ
タの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。図において、
２４はボトムＮウェル領域２上に形成されたＰウェル領
域（第１のＰウェル領域）、２１はＰウェル領域２４内
に形成された小Ｎウェル領域（第２のＮウェル領域）で
ある。尚、その他の構成要素は、図１に示した実施の形
態１のものと同じものなので、同一の参照符号を用い
る。
【００２１】次に動作について説明する。図２に示す実
施の形態２の半導体集積回路におけるオンチップキャパ
シタは、図１に示した実施の形態１の半導体集積回路に
おけるオンチップキャパシタの構成と同様に、ボトムＮ
ウェル領域２をＰ形シリコン基板１上に形成し、さら
に、ボトムＮウェル領域２上に形成されたＰウェル領域
２４内のデバイスが形成されていない領域に小Ｎウェル
領域２１を形成している。
施の形態２の半導体集積回路におけるオンチップキャパ
シタは、図１に示した実施の形態１の半導体集積回路に
おけるオンチップキャパシタの構成と同様に、ボトムＮ
ウェル領域２をＰ形シリコン基板１上に形成し、さら
に、ボトムＮウェル領域２上に形成されたＰウェル領域
２４内のデバイスが形成されていない領域に小Ｎウェル
領域２１を形成している。
【００２２】図２の（ｂ）に示されるように、Ｎ＋拡散
領域６へ電源電圧ＶＣＣを印加し、Ｐ＋拡散領域７へ接
地電圧ＶＳＳ（ＧＮＤ）を印加すると、トランジスタや
拡散領域等のデバイスが形成されない小Ｎウェル領域２
１はボトムＮウェル領域２と電気的に接続されているの
で、その電位はＶＣＣとなる。この小Ｎウェル領域２１
の側面部と、小Ｎウェル領域２１の周囲に形成されてい
るＰウェル領域２４との間で容量が形成される。
領域６へ電源電圧ＶＣＣを印加し、Ｐ＋拡散領域７へ接
地電圧ＶＳＳ（ＧＮＤ）を印加すると、トランジスタや
拡散領域等のデバイスが形成されない小Ｎウェル領域２
１はボトムＮウェル領域２と電気的に接続されているの
で、その電位はＶＣＣとなる。この小Ｎウェル領域２１
の側面部と、小Ｎウェル領域２１の周囲に形成されてい
るＰウェル領域２４との間で容量が形成される。
【００２３】このように、Ｐウェル領域２４内に複数個
の小Ｎウェル領域２１を形成することで、Ｎ＋拡散領域
に印加された電源電圧ＶＣＣと、Ｐ＋拡散領域７に印加
された接地電圧ＶＳＳ（ＧＮＤ）との間で得られる容
量、即ち、Ｎウェル領域３とＰウェル領域４との接する
部分で形成される容量と、Ｐウェル領域２４の底面積に
対応する容量、即ち、Ｐウェル領域２４とボトムＮウェ
ル領域２との間で形成される容量と、小Ｎウェル領域２
１とＰウェル領域２４との間で得られる容量とを加えた
容量が形成される。
の小Ｎウェル領域２１を形成することで、Ｎ＋拡散領域
に印加された電源電圧ＶＣＣと、Ｐ＋拡散領域７に印加
された接地電圧ＶＳＳ（ＧＮＤ）との間で得られる容
量、即ち、Ｎウェル領域３とＰウェル領域４との接する
部分で形成される容量と、Ｐウェル領域２４の底面積に
対応する容量、即ち、Ｐウェル領域２４とボトムＮウェ
ル領域２との間で形成される容量と、小Ｎウェル領域２
１とＰウェル領域２４との間で得られる容量とを加えた
容量が形成される。
【００２４】図３は実施の形態２の半導体集積回路の他
の構成を示す図であり、（ａ）は平面図、（ｂ）はＡ−
Ｂ線断面図、（ｃ）は等価回路である。図において、３
１はＰウェル領域２４内に形成された小Ｎウェル領域
（第２のＮウェル領域）、３２は小Ｎウェル領域３１内
に形成されたＮ＋拡散領域、３３は電源電圧に接続され
る電極である。尚、その他の構成要素は、図２に示した
実施の形態２のものと同じものなので、同一の参照符号
を用いる。
の構成を示す図であり、（ａ）は平面図、（ｂ）はＡ−
Ｂ線断面図、（ｃ）は等価回路である。図において、３
１はＰウェル領域２４内に形成された小Ｎウェル領域
（第２のＮウェル領域）、３２は小Ｎウェル領域３１内
に形成されたＮ＋拡散領域、３３は電源電圧に接続され
る電極である。尚、その他の構成要素は、図２に示した
実施の形態２のものと同じものなので、同一の参照符号
を用いる。
【００２５】図３に示した構成を有する小Ｎウェル領域
３１の場合、電源電圧ＶＣＣの配線に接続される電極３
３が必要となり、その分、デバイスを形成する領域が減
少するが、図６〜８に示した従来のものと比較した場
合、デバイスを形成することなく必要な容量のデカップ
リング容量を得ることができる。
３１の場合、電源電圧ＶＣＣの配線に接続される電極３
３が必要となり、その分、デバイスを形成する領域が減
少するが、図６〜８に示した従来のものと比較した場
合、デバイスを形成することなく必要な容量のデカップ
リング容量を得ることができる。
【００２６】以上のように、この実施の形態２によれ
ば、ボトムＮウェル領域２上にＮウェル領域３とＰウェ
ル領域２４とを形成し、さらに、Ｐウェル領域２４内に
複数個の小Ｎウェル領域２１を形成したので、Ｎウェル
領域３とＰウェル領域４との接合面、ボトムＮウェル領
域２とＰウェル領域２４との間、および、Ｐウェル領域
２４と複数個の小Ｎウェル領域２１との間に所望の大き
さの容量を形成することができ、従来のＭＯＳ容量のよ
うに、デバイスの領域を確保し容量を形成し、かつ、配
線領域を確保して配線を形成する必要はなく、必要な容
量のデカップリング容量を得ることができる。
ば、ボトムＮウェル領域２上にＮウェル領域３とＰウェ
ル領域２４とを形成し、さらに、Ｐウェル領域２４内に
複数個の小Ｎウェル領域２１を形成したので、Ｎウェル
領域３とＰウェル領域４との接合面、ボトムＮウェル領
域２とＰウェル領域２４との間、および、Ｐウェル領域
２４と複数個の小Ｎウェル領域２１との間に所望の大き
さの容量を形成することができ、従来のＭＯＳ容量のよ
うに、デバイスの領域を確保し容量を形成し、かつ、配
線領域を確保して配線を形成する必要はなく、必要な容
量のデカップリング容量を得ることができる。
【００２７】尚、上記した実施の形態２では、Ｐ形シリ
コン基板１上にボトムＮウェル領域２を形成し、ボトム
Ｎウェル領域２上にＮウェル領域３、Ｐウェル領域２
４、さらに、Ｐウェル領域２４内に小Ｎウェル領域２
１，３１を形成したが、シリコン基板としてＮ形シリコ
ン基板を用いて、このＮ形シリコン基板上にボトムＰウ
ェル領域を形成し、ボトムＰウェル領域上にＮウェル領
域、Ｐウェル領域、さらに、Ｎウェル領域内にＰウェル
領域を形成した場合であっても同様の効果を得ることが
できる。
コン基板１上にボトムＮウェル領域２を形成し、ボトム
Ｎウェル領域２上にＮウェル領域３、Ｐウェル領域２
４、さらに、Ｐウェル領域２４内に小Ｎウェル領域２
１，３１を形成したが、シリコン基板としてＮ形シリコ
ン基板を用いて、このＮ形シリコン基板上にボトムＰウ
ェル領域を形成し、ボトムＰウェル領域上にＮウェル領
域、Ｐウェル領域、さらに、Ｎウェル領域内にＰウェル
領域を形成した場合であっても同様の効果を得ることが
できる。
【００２８】実施の形態３．図４はこの発明の実施の形
態３による半導体集積回路としてのオンチップキャパシ
タの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。図において、
４２はボトムＮウェル領域、４４はボトムＮウェル領域
４２上に形成されたＰウェル領域、４５はＰ形シリコン
基板１上のボトムＮウェル領域４２を貫通して形成され
た領域であり、Ｐ形シリコン基板１とＰウェル領域４４
とを接続している。尚、その他の構成要素は、図２に示
した実施の形態２のものと同じものなので、同一の参照
符号を用いる。
態３による半導体集積回路としてのオンチップキャパシ
タの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。図において、
４２はボトムＮウェル領域、４４はボトムＮウェル領域
４２上に形成されたＰウェル領域、４５はＰ形シリコン
基板１上のボトムＮウェル領域４２を貫通して形成され
た領域であり、Ｐ形シリコン基板１とＰウェル領域４４
とを接続している。尚、その他の構成要素は、図２に示
した実施の形態２のものと同じものなので、同一の参照
符号を用いる。
【００２９】次に動作について説明する。図４に示す実
施の形態３の半導体集積回路におけるオンチップキャパ
シタは、図２に示した実施の形態２の半導体集積回路に
おけるオンチップキャパシタの構成と同様に、ボトムＮ
ウェル領域４２をＰ形シリコン基板１上に形成し、さら
に、ボトムＮウェル領域４２上に形成されたＰウェル領
域４４内のデバイスが形成されていない領域に、小Ｎウ
ェル領域２１を形成している。さらに、ボトムＮウェル
領域４２の一部を貫通して、Ｐウェル領域４４とＰ形シ
リコン基板１とが接続した接続領域４５を形成してい
る。
施の形態３の半導体集積回路におけるオンチップキャパ
シタは、図２に示した実施の形態２の半導体集積回路に
おけるオンチップキャパシタの構成と同様に、ボトムＮ
ウェル領域４２をＰ形シリコン基板１上に形成し、さら
に、ボトムＮウェル領域４２上に形成されたＰウェル領
域４４内のデバイスが形成されていない領域に、小Ｎウ
ェル領域２１を形成している。さらに、ボトムＮウェル
領域４２の一部を貫通して、Ｐウェル領域４４とＰ形シ
リコン基板１とが接続した接続領域４５を形成してい
る。
【００３０】さらに図４に示す実施の形態３の構成で
は、Ｐウェル領域４４の電位を接地電圧ＧＮＤに固定す
るＰ＋拡散領域（図２の参照番号７で示される領域）が
存在しない。その代わり、接続領域４５を介してＰウェ
ル領域２４の電位は接地電圧ＶＳＳ（ＧＮＤ）に固定さ
れる。
は、Ｐウェル領域４４の電位を接地電圧ＧＮＤに固定す
るＰ＋拡散領域（図２の参照番号７で示される領域）が
存在しない。その代わり、接続領域４５を介してＰウェ
ル領域２４の電位は接地電圧ＶＳＳ（ＧＮＤ）に固定さ
れる。
【００３１】このように、図４に示す構造により、Ｐウ
ェル領域４４の上部に接地電圧ＶＳＳ（ＧＮＤ）を印加
する為の端子を設ける必要がなく、電源電圧ＶＣＣと接
地電圧ＶＳＳ（ＧＮＤ）とで得られる容量に加え、Ｐウ
ェル領域４４の底面積に対応する容量と、さらに、小Ｎ
ウェル領域２１の側面部で形成される容量を加えた容量
を得ることができる。
ェル領域４４の上部に接地電圧ＶＳＳ（ＧＮＤ）を印加
する為の端子を設ける必要がなく、電源電圧ＶＣＣと接
地電圧ＶＳＳ（ＧＮＤ）とで得られる容量に加え、Ｐウ
ェル領域４４の底面積に対応する容量と、さらに、小Ｎ
ウェル領域２１の側面部で形成される容量を加えた容量
を得ることができる。
【００３２】図５は実施の形態３の半導体集積回路とし
てのオンチップキャパシタの他の構成を示す図であり、
（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）は等
価回路である。図において、５１はＰウェル領域４４内
に形成された小Ｎウェル領域、５２は小Ｎウェル領域５
１内に形成されたＮ＋拡散領域、５３は電源電圧ＶＣＣ
に接続される電極である。尚、その他の構成要素は、図
４に示した実施の形態３のものと同じものなので、同一
の参照符号を用いる。
てのオンチップキャパシタの他の構成を示す図であり、
（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）は等
価回路である。図において、５１はＰウェル領域４４内
に形成された小Ｎウェル領域、５２は小Ｎウェル領域５
１内に形成されたＮ＋拡散領域、５３は電源電圧ＶＣＣ
に接続される電極である。尚、その他の構成要素は、図
４に示した実施の形態３のものと同じものなので、同一
の参照符号を用いる。
【００３３】図５に示した構成を有する小Ｎウェル領域
５１の場合、電源電圧ＶＣＣの配線に接続される電極５
３が必要となり、その分、デバイスを形成する領域が減
少するが、図６〜８に示した従来のものと比較した場
合、デバイスを形成することなく必要なデカップリング
容量を得ることができる。
５１の場合、電源電圧ＶＣＣの配線に接続される電極５
３が必要となり、その分、デバイスを形成する領域が減
少するが、図６〜８に示した従来のものと比較した場
合、デバイスを形成することなく必要なデカップリング
容量を得ることができる。
【００３４】以上のように、この実施の形態３によれ
ば、ボトムＮウェル領域４２上にＮウェル領域３とＰウ
ェル領域４４とを形成し、Ｐウェル領域４４内に複数個
の小Ｎウェル領域２１を形成し、さらに、ボトムＮウェ
ル領域４２を貫通し、Ｐウェル領域４４とＰ形シリコン
基板１とをつなぐ接続領域４５を形成したので、Ｎウェ
ル領域とＰウェル領域との接合面、Ｐウェル領域と複数
個の小Ｎウェル領域との間、さらに、接地電源ＶＳＳを
印加する電極を設けるスペースが確保できない場合で
も、ボトムＮウェル領域（又は、ボトムＰウェル領域）
とＰウェル領域（又は、Ｎウェル領域）との間に所望の
容量を形成することができ、従来のＭＯＳ容量のよう
に、デバイスの領域を確保し容量を形成し、かつ、配線
領域を確保して配線を形成する必要はなく、必要な容量
のデカップリング容量を得ることができる。
ば、ボトムＮウェル領域４２上にＮウェル領域３とＰウ
ェル領域４４とを形成し、Ｐウェル領域４４内に複数個
の小Ｎウェル領域２１を形成し、さらに、ボトムＮウェ
ル領域４２を貫通し、Ｐウェル領域４４とＰ形シリコン
基板１とをつなぐ接続領域４５を形成したので、Ｎウェ
ル領域とＰウェル領域との接合面、Ｐウェル領域と複数
個の小Ｎウェル領域との間、さらに、接地電源ＶＳＳを
印加する電極を設けるスペースが確保できない場合で
も、ボトムＮウェル領域（又は、ボトムＰウェル領域）
とＰウェル領域（又は、Ｎウェル領域）との間に所望の
容量を形成することができ、従来のＭＯＳ容量のよう
に、デバイスの領域を確保し容量を形成し、かつ、配線
領域を確保して配線を形成する必要はなく、必要な容量
のデカップリング容量を得ることができる。
【００３５】尚、上記した実施の形態３では、Ｐ形シリ
コン基板１上にボトムＮウェル領域４２を形成し、ボト
ムＮウェル領域４２上にＮウェル領域３、Ｐウェル領域
４４、さらに、Ｐウェル領域４４内に小Ｎウェル領域２
１，５１を形成したが、シリコン基板としてＮ形シリコ
ン基板を用いて、このＮ形シリコン基板上にボトムＰウ
ェル領域を形成し、ボトムＰウェル領域上にＮウェル領
域、Ｐウェル領域、さらに、Ｎウェル領域内にＰウェル
領域を形成した場合であっても同様の効果を得ることが
できる。
コン基板１上にボトムＮウェル領域４２を形成し、ボト
ムＮウェル領域４２上にＮウェル領域３、Ｐウェル領域
４４、さらに、Ｐウェル領域４４内に小Ｎウェル領域２
１，５１を形成したが、シリコン基板としてＮ形シリコ
ン基板を用いて、このＮ形シリコン基板上にボトムＰウ
ェル領域を形成し、ボトムＰウェル領域上にＮウェル領
域、Ｐウェル領域、さらに、Ｎウェル領域内にＰウェル
領域を形成した場合であっても同様の効果を得ることが
できる。
【００３６】
【発明の効果】以上のように、この発明によれば、Ｐ形
シリコン基板（又は、Ｎ形シリコン基板）上に形成され
たボトムＮウェル領域（又は、ボトムＰウェル領域）上
に、Ｎウェル領域とＰウェル領域とを形成したので、Ｎ
ウェル領域とＰウェル領域との接合面、および、ボトム
Ｎウェル領域（又は、ボトムＰウェル領域）とＰウェル
領域（又は、Ｎウェル領域）との間に所望の大きさの容
量を形成することができ、従来のＭＯＳ容量のようにデ
バイスの領域を確保し容量を形成し、配線領域を確保し
て配線を形成する必要はなく、必要な容量のデカップリ
ング容量を得ることができるという効果がある。
シリコン基板（又は、Ｎ形シリコン基板）上に形成され
たボトムＮウェル領域（又は、ボトムＰウェル領域）上
に、Ｎウェル領域とＰウェル領域とを形成したので、Ｎ
ウェル領域とＰウェル領域との接合面、および、ボトム
Ｎウェル領域（又は、ボトムＰウェル領域）とＰウェル
領域（又は、Ｎウェル領域）との間に所望の大きさの容
量を形成することができ、従来のＭＯＳ容量のようにデ
バイスの領域を確保し容量を形成し、配線領域を確保し
て配線を形成する必要はなく、必要な容量のデカップリ
ング容量を得ることができるという効果がある。
【００３７】この発明によれば、Ｐ形シリコン基板（又
は、Ｎ形シリコン基板）上に形成されたボトムＮウェル
領域（又は、ボトムＰウェル領域）上に、Ｎウェル領域
とＰウェル領域とを形成し、さらに、Ｐウェル領域（又
は、Ｎウェル領域）内に複数個の小Ｎウェル領域（又
は、小Ｐウェル領域）を形成したので、Ｎウェル領域と
Ｐウェル領域との接合面、ボトムＮウェル領域（又は、
ボトムＰウェル領域）とＰウェル領域（又は、Ｎウェル
領域）との間、および、Ｐウェル領域（又は、Ｎウェル
領域）と複数個の小Ｎウェル領域（又は、小Ｐウェル領
域）との間に所望の大きさの容量を形成することがで
き、従来のＭＯＳ容量のようにデバイスの領域を確保し
容量を形成し配線領域を確保し、配線を形成する必要は
なく、必要な容量のデカップリング容量を得ることがで
きるという効果がある。
は、Ｎ形シリコン基板）上に形成されたボトムＮウェル
領域（又は、ボトムＰウェル領域）上に、Ｎウェル領域
とＰウェル領域とを形成し、さらに、Ｐウェル領域（又
は、Ｎウェル領域）内に複数個の小Ｎウェル領域（又
は、小Ｐウェル領域）を形成したので、Ｎウェル領域と
Ｐウェル領域との接合面、ボトムＮウェル領域（又は、
ボトムＰウェル領域）とＰウェル領域（又は、Ｎウェル
領域）との間、および、Ｐウェル領域（又は、Ｎウェル
領域）と複数個の小Ｎウェル領域（又は、小Ｐウェル領
域）との間に所望の大きさの容量を形成することがで
き、従来のＭＯＳ容量のようにデバイスの領域を確保し
容量を形成し配線領域を確保し、配線を形成する必要は
なく、必要な容量のデカップリング容量を得ることがで
きるという効果がある。
【００３８】この発明によれば、ボトムＮウェル領域
（又は、ボトムＰウェル領域）上に、Ｎウェル領域とＰ
ウェル領域とを形成し、Ｐウェル領域（又は、Ｎウェル
領域）内に複数個の小Ｎウェル領域（又は、複数個の小
Ｐウェル領域）を形成し、さらに、ボトムＮウェル領域
（又は、ボトムＰウェル領域）を貫通し、Ｐウェル領域
（又は、Ｎウェル領域）とＰ形シリコン基板（又は、Ｎ
形シリコン基板）とをつなぐ接続領域を形成したので、
Ｎウェル領域とＰウェル領域との接合面、Ｐウェル領域
（又は、Ｎウェル領域）と複数個の小Ｎウェル領域（又
は、小Ｐウェル領域）との間、さらに、接地電源ＶＳＳ
を印加する電極を設けるスペースが確保できない場合で
も、ボトムＮウェル領域（又は、ボトムＰウェル領域）
とＰウェル領域（又は、Ｎウェル領域）との間に所望の
容量を形成することができ、従来のＭＯＳ容量のよう
に、デバイスの領域を確保し容量を形成し、かつ、配線
領域を確保して配線を行う必要はなく、必要な容量のデ
カップリング容量を得ることができるという効果があ
る。
（又は、ボトムＰウェル領域）上に、Ｎウェル領域とＰ
ウェル領域とを形成し、Ｐウェル領域（又は、Ｎウェル
領域）内に複数個の小Ｎウェル領域（又は、複数個の小
Ｐウェル領域）を形成し、さらに、ボトムＮウェル領域
（又は、ボトムＰウェル領域）を貫通し、Ｐウェル領域
（又は、Ｎウェル領域）とＰ形シリコン基板（又は、Ｎ
形シリコン基板）とをつなぐ接続領域を形成したので、
Ｎウェル領域とＰウェル領域との接合面、Ｐウェル領域
（又は、Ｎウェル領域）と複数個の小Ｎウェル領域（又
は、小Ｐウェル領域）との間、さらに、接地電源ＶＳＳ
を印加する電極を設けるスペースが確保できない場合で
も、ボトムＮウェル領域（又は、ボトムＰウェル領域）
とＰウェル領域（又は、Ｎウェル領域）との間に所望の
容量を形成することができ、従来のＭＯＳ容量のよう
に、デバイスの領域を確保し容量を形成し、かつ、配線
領域を確保して配線を行う必要はなく、必要な容量のデ
カップリング容量を得ることができるという効果があ
る。
【図１】 この発明の実施の形態１による半導体集積回
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
【図２】 この発明の実施の形態２による半導体集積回
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
【図３】 図２に示す実施の形態２によるオンチップキ
ャパシタの他の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。
ャパシタの他の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。
【図４】 この発明の実施の形態３による半導体集積回
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
路としてのオンチップキャパシタの構成を示す図であ
り、（ａ）は平面図、（ｂ）はＡ−Ｂ線断面図、（ｃ）
は等価回路である。
【図５】 図４に示す実施の形態３によるオンチップキ
ャパシタの他の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。
ャパシタの他の構成を示す図であり、（ａ）は平面図、
（ｂ）はＡ−Ｂ線断面図、（ｃ）は等価回路である。
【図６】 従来の半導体集積回路であるＭＯＳ容量の構
成を示す図であり、（ａ）は平面図、（ｂ）はＡ−Ｂ線
断面図、（ｃ）は等価回路である。
成を示す図であり、（ａ）は平面図、（ｂ）はＡ−Ｂ線
断面図、（ｃ）は等価回路である。
【図７】 従来の半導体集積回路であるポリシリコン容
量の構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。
量の構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。
【図８】 従来の半導体集積回路であるＣＭＯＳデバイ
スの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。
スの構成を示す図であり、（ａ）は平面図、（ｂ）はＡ
−Ｂ線断面図、（ｃ）は等価回路である。
１ Ｐ形シリコン基板、２ ボトムＮウェル領域、３
Ｎウェル領域（第１のＮウェル領域）、４，２４，４４
Ｐウェル領域（第１のＰウェル領域）、６Ｎ＋拡散領
域（第１の電極）、７ Ｐ＋拡散領域（第２の電極）、
２１、３１，５１ 小Ｎウェル領域（第２のＮウェル領
域）、３２，５２ Ｎ＋拡散領域、４５ 接続領域。
Ｎウェル領域（第１のＮウェル領域）、４，２４，４４
Ｐウェル領域（第１のＰウェル領域）、６Ｎ＋拡散領
域（第１の電極）、７ Ｐ＋拡散領域（第２の電極）、
２１、３１，５１ 小Ｎウェル領域（第２のＮウェル領
域）、３２，５２ Ｎ＋拡散領域、４５ 接続領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 信太郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AC03 AC04 BE09 BH03 BH13 CA05 CA07 CA10 CA16 EZ20 5F048 AC03 AC10 BA01 BA12 BB05 BE02 BE03 BE05 BE09 CC05
Claims (6)
- 【請求項１】 Ｐ形シリコン基板と、前記Ｐ形シリコン
基板上に形成されたボトムＮウェル領域と、前記ボトム
Ｎウェル領域上に形成され、互いに隣接する第１のＮウ
ェル領域と第１のＰウェル領域と、前記第１のＮウェル
領域上に形成された第１の電極と、前記第１のＰウェル
領域上に形成された第２の電極とを備え、前記第１のＮ
ウェル領域と前記第１のＰウェル領域との接触面、およ
び前記第１のＰウェル領域と前記ボトムＮウェル領域と
の間に形成される電源電圧−接地電圧間容量を形成する
ことを特徴とするオンチップキャパシタ。 - 【請求項２】 トランジスタや拡散領域の形成されない
第２のＮウェル領域を、第１のＰウェル領域内に所定数
個形成したことを特徴とする請求項１記載のオンチップ
キャパシタ。 - 【請求項３】 第２の電極の代わりに、第１のＰウェル
領域とＰ形シリコン基板とが接続するようにボトムウェ
ル領域内に接続領域を設けたことを特徴とする請求項１
または請求項２記載のオンチップキャパシタ。 - 【請求項４】 Ｎ形シリコン基板と、前記Ｎ形シリコン
基板上に形成されたボトムＰウェル領域と、前記ボトム
Ｐウェル領域上に形成され、互いに隣接する第１のＮウ
ェル領域と第１のＰウェル領域と、前記第１のＰウェル
領域上に形成された第１の電極と、前記第１のＮウェル
領域上に形成された第２の電極とを備え、前記第１のＮ
ウェル領域と前記第１のＰウェル領域との接触面、およ
び前記第１のＮウェル領域と前記ボトムＰウェル領域と
の間に形成される電源電圧−接地電圧間容量を形成する
ことを特徴とするオンチップキャパシタ。 - 【請求項５】 トランジスタや拡散領域の形成されない
第２のＰウェル領域を、第１のＮウェル領域内に所定数
個形成したことを特徴とする請求項４記載のオンチップ
キャパシタ。 - 【請求項６】 第１の電極の代わりに、第１のＮウェル
領域とＮ形シリコン基板とが接続するように、ボトムＰ
ウェル領域内に接続領域を設けたことを特徴とする請求
項４または請求項５記載のオンチップキャパシタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11209200A JP2001036015A (ja) | 1999-07-23 | 1999-07-23 | オンチップキャパシタ |
| US09/480,456 US6541840B1 (en) | 1999-07-23 | 2000-01-11 | On-chip capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11209200A JP2001036015A (ja) | 1999-07-23 | 1999-07-23 | オンチップキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036015A true JP2001036015A (ja) | 2001-02-09 |
Family
ID=16569020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11209200A Pending JP2001036015A (ja) | 1999-07-23 | 1999-07-23 | オンチップキャパシタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6541840B1 (ja) |
| JP (1) | JP2001036015A (ja) |
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| JP2005039125A (ja) * | 2003-07-17 | 2005-02-10 | Renesas Technology Corp | 半導体可変容量ダイオードおよび半導体装置の製造方法 |
| JP2006245276A (ja) * | 2005-03-03 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置 |
| KR100780248B1 (ko) | 2006-12-27 | 2007-11-27 | 동부일렉트로닉스 주식회사 | 다이오드 및 그 제조방법 |
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| JP2010034296A (ja) * | 2008-07-29 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
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| US7050871B2 (en) * | 2004-02-26 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for implementing silicon wafer chip carrier passive devices |
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| US8309445B2 (en) * | 2009-11-12 | 2012-11-13 | International Business Machines Corporation | Bi-directional self-aligned FET capacitor |
| US9899982B2 (en) * | 2015-11-23 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | On-chip electromagnetic bandgap (EBG) structure for noise suppression |
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|---|---|---|---|---|
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-
1999
- 1999-07-23 JP JP11209200A patent/JP2001036015A/ja active Pending
-
2000
- 2000-01-11 US US09/480,456 patent/US6541840B1/en not_active Expired - Fee Related
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