JPH0373566A - 集積回路 - Google Patents
集積回路Info
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- JPH0373566A JPH0373566A JP21030489A JP21030489A JPH0373566A JP H0373566 A JPH0373566 A JP H0373566A JP 21030489 A JP21030489 A JP 21030489A JP 21030489 A JP21030489 A JP 21030489A JP H0373566 A JPH0373566 A JP H0373566A
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- transistor
- silicon substrate
- diffusion layer
- nmos transistor
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 3
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- 229910052782 aluminium Inorganic materials 0.000 description 3
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関する。
従来の集積回路は電源端子に過電圧が印、加されて、内
部トランジスタがブレークダウンすることＰ防ぐために
過電圧をクランプする定電圧ダイオードにより保護回路
を構成していた。
部トランジスタがブレークダウンすることＰ防ぐために
過電圧をクランプする定電圧ダイオードにより保護回路
を構成していた。
第３図（ａ）及び（ｂ）は従来の集積回路の一例を示す
半導体チップの断面図及び等価回路図である。集積回路
はＮ型シリコン基板２にＰウェル６−１．６−２を形成
し、さらにＰ“拡散層７、Ｎ１拡散層８．８Ｄを形成し
、Ｐウェル６−１にｎＭＯ３トランジスタＭ、、Ｎ型シ
リコン基板２のＰウェルを設けてない領域にｐＭＯ３）
−ランジスタＭｐ、Ｐウェル６−２に電源保護回路とし
て定電圧ダイオードＤ＋（Ｎ＋拡散層８ｄを陰極、Ｐウ
ェル６−２を陽極〉を有している。この定電圧ダイオー
ドＤＩの占有面積は、例えば３７０×２００μｍ２であ
る。
半導体チップの断面図及び等価回路図である。集積回路
はＮ型シリコン基板２にＰウェル６−１．６−２を形成
し、さらにＰ“拡散層７、Ｎ１拡散層８．８Ｄを形成し
、Ｐウェル６−１にｎＭＯ３トランジスタＭ、、Ｎ型シ
リコン基板２のＰウェルを設けてない領域にｐＭＯ３）
−ランジスタＭｐ、Ｐウェル６−２に電源保護回路とし
て定電圧ダイオードＤ＋（Ｎ＋拡散層８ｄを陰極、Ｐウ
ェル６−２を陽極〉を有している。この定電圧ダイオー
ドＤＩの占有面積は、例えば３７０×２００μｍ２であ
る。
上述した従来の集積回路は電源入力領域に電源保護用の
ダイオードを表面に形成しているため、それらの領域の
平面配置の面積が必要であり、半導体チップが大きくな
るという欠点があった。
ダイオードを表面に形成しているため、それらの領域の
平面配置の面積が必要であり、半導体チップが大きくな
るという欠点があった。
本発明の集積回路は、接地端子に接続されたＰ壁領域と
電源端子に接続されたＮ型領域とが隣接して設けられた
半導体基板の前記Ｐ壁領域及びＮ型領域にそれぞれトラ
ンジスタを設けてなる集積回路において、前記Ｐ壁領域
とＮ型領域の境界上の絶縁膜をゲート絶縁膜とし、ゲー
トをドレインに接続したＭＩＳトランジスタを電源端子
と接地端子間に挿入した保護回路を有するというもので
ある。
電源端子に接続されたＮ型領域とが隣接して設けられた
半導体基板の前記Ｐ壁領域及びＮ型領域にそれぞれトラ
ンジスタを設けてなる集積回路において、前記Ｐ壁領域
とＮ型領域の境界上の絶縁膜をゲート絶縁膜とし、ゲー
トをドレインに接続したＭＩＳトランジスタを電源端子
と接地端子間に挿入した保護回路を有するというもので
ある。
１実施例〕
次に、本発明について図面を参照して説明する。
第１図（ａ）及び（ｂ）は本発明の一実施例を示す半導
体チップの断面図及び等価回路図である。
体チップの断面図及び等価回路図である。
この集積回路はＮ型シリコン基板２（Ｎ型領域）にＰウ
ェル６（Ｐ壁領域）を形成し、Ｐ１拡散ＪＩ７、Ｎ＋拡
散層８を形成しＣＭＯＳトランジスタを構成している。
ェル６（Ｐ壁領域）を形成し、Ｐ１拡散ＪＩ７、Ｎ＋拡
散層８を形成しＣＭＯＳトランジスタを構成している。
従来例との相違点はＰウェル６とＮ型シリコン基板２と
の境界部上のフィールド酸化膜１０Ｂの上にポリシリコ
ン膜９Ｐを形成し、電源端子ＶＤＤに接続していること
である。
の境界部上のフィールド酸化膜１０Ｂの上にポリシリコ
ン膜９Ｐを形成し、電源端子ＶＤＤに接続していること
である。
ｎＭＯｓトランジスタＭｆｌのソースのＮ＋拡散層がソ
ース、Ｎ型シリコン基板がドレイン、ポリシリコン膜９
ＰをゲートとするｎＭＯｓトランジスタＭｆｉ、が形成
される。フィールド酸化膜の厚さまたはＰウェルの濃度
を調整することにより、このＭＯＳトランジスタのしき
い値電圧を設定する。
ース、Ｎ型シリコン基板がドレイン、ポリシリコン膜９
ＰをゲートとするｎＭＯｓトランジスタＭｆｉ、が形成
される。フィールド酸化膜の厚さまたはＰウェルの濃度
を調整することにより、このＭＯＳトランジスタのしき
い値電圧を設定する。
このｎＭＯＳトランジスタのしきい値電圧以上の電圧が
ＶＤＤに印加されるとｎＭＯ３ｈランジスがオン状態に
なり、このしきい値電圧でクランプされる。
ＶＤＤに印加されるとｎＭＯ３ｈランジスがオン状態に
なり、このしきい値電圧でクランプされる。
境界部に保護用のトランジスタを設けるので、そのため
の占有面積の増加はないかあるかはわずかですむ。
の占有面積の増加はないかあるかはわずかですむ。
第２図（ａ）及び（ｂ）は本発明の第２の実施例を示す
半導体チップの断面図及び等価回路図である。
半導体チップの断面図及び等価回路図である。
Ｐ型シリコン基板１の表面に設けられたＮ型エピタキシ
ャル層４と、このＮ型エピタキシャル層内に設けられた
オフセットゲート高耐圧９ＭＯｓトランジスタＭＰＯを
囲んで、Ｎ型エピタキシャル層を突き抜けるように拡散
したＰ″型絶絶縁領域５、ＰＭＯＳトランジスタＭＰＯ
のソースとの間の領域の上部に絶縁膜１０．１１を介し
て接地端子Ｖｓｓに接続したアルミニウム配線１２を有
して電源保護用のＰＭＯＳトランジスタＭｐ□を構成し
ている。
ャル層４と、このＮ型エピタキシャル層内に設けられた
オフセットゲート高耐圧９ＭＯｓトランジスタＭＰＯを
囲んで、Ｎ型エピタキシャル層を突き抜けるように拡散
したＰ″型絶絶縁領域５、ＰＭＯＳトランジスタＭＰＯ
のソースとの間の領域の上部に絶縁膜１０．１１を介し
て接地端子Ｖｓｓに接続したアルミニウム配線１２を有
して電源保護用のＰＭＯＳトランジスタＭｐ□を構成し
ている。
フィールド酸化膜１０に絶縁膜１１を積層しその上にア
ルミニウム配線１２を形成しているために、このｐＭＯ
ＳトランジスタＭＰ、のしきい値電圧が高くなり高耐圧
ＩＣの電源保護回路としても使用できるという利点があ
る。
ルミニウム配線１２を形成しているために、このｐＭＯ
ＳトランジスタＭＰ、のしきい値電圧が高くなり高耐圧
ＩＣの電源保護回路としても使用できるという利点があ
る。
以上説明したように本発明は、半導体基板のＰ壁領域と
Ｎ型領域の境界上の絶縁膜を介して設けられたゲート電
極を有するＭＩＳ）−ランジスタのゲートとドレインを
接続して電源端子と接地端子の間に挿入した保護回路を
有しているので、保護回路を設けるための専用領域を必
要とせず！積回路のチップの小型化が可能となる効果が
ある。
Ｎ型領域の境界上の絶縁膜を介して設けられたゲート電
極を有するＭＩＳ）−ランジスタのゲートとドレインを
接続して電源端子と接地端子の間に挿入した保護回路を
有しているので、保護回路を設けるための専用領域を必
要とせず！積回路のチップの小型化が可能となる効果が
ある。
第１図（ａ）及び（ｂ）は本発明の第１の実施例を示す
断面図及び等価回路図、第２図（ａ）及び（ｂ）は第２
の実施例を示す断面図及び等価回路図、第３図（ａ）、
（ｂ）は従来例を示す断面図及び等価回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型シリコン基板
、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ＋型絶縁領域、６．６−１．６−２・・・
Ｐウェル、７・・・Ｐ＋拡散層、８，８Ｄ・・・Ｎ“拡
散層、９，９Ｐ・・・ポリシリコン膜、１０．ＩＯＤ・
・・フィールド酸化膜、 １ １・・・絶縁膜、 ２・・・アルミ ニウム配線。
断面図及び等価回路図、第２図（ａ）及び（ｂ）は第２
の実施例を示す断面図及び等価回路図、第３図（ａ）、
（ｂ）は従来例を示す断面図及び等価回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型シリコン基板
、３・・・Ｎ型埋込層、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ＋型絶縁領域、６．６−１．６−２・・・
Ｐウェル、７・・・Ｐ＋拡散層、８，８Ｄ・・・Ｎ“拡
散層、９，９Ｐ・・・ポリシリコン膜、１０．ＩＯＤ・
・・フィールド酸化膜、 １ １・・・絶縁膜、 ２・・・アルミ ニウム配線。
Claims (1)
- 接地端子に接続されたＰ型領域と電源端子に接続された
Ｎ型領域とが隣接して設けられた半導体基板の前記Ｐ型
領域及びＮ型領域にそれぞれトランジスタを設けてなる
集積回路において、前記Ｐ型領域とＮ型領域の境界上の
絶縁膜をゲート絶縁膜とし、ゲートをドレインに接続し
たＭＩＳトランジスタを電源端子と接地端子間に挿入し
た保護回路を有することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030489A JPH0373566A (ja) | 1989-08-14 | 1989-08-14 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21030489A JPH0373566A (ja) | 1989-08-14 | 1989-08-14 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373566A true JPH0373566A (ja) | 1991-03-28 |
Family
ID=16587190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21030489A Pending JPH0373566A (ja) | 1989-08-14 | 1989-08-14 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373566A (ja) |
-
1989
- 1989-08-14 JP JP21030489A patent/JPH0373566A/ja active Pending
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