JPH03276757A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03276757A JPH03276757A JP2078113A JP7811390A JPH03276757A JP H03276757 A JPH03276757 A JP H03276757A JP 2078113 A JP2078113 A JP 2078113A JP 7811390 A JP7811390 A JP 7811390A JP H03276757 A JPH03276757 A JP H03276757A
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- 239000000758 substrate Substances 0.000 claims abstract description 12
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- 229920005591 polysilicon Polymers 0.000 abstract description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラ・トランジスタと相補型ＭＯ８を
同一基板上に構成したバイポーラＣＭＯＳ半導体装置に
関し、特にバイポーラＣＭＯＳ論理回路のための基本回
路の構造に関する。
同一基板上に構成したバイポーラＣＭＯＳ半導体装置に
関し、特にバイポーラＣＭＯＳ論理回路のための基本回
路の構造に関する。
従来、この種のバイポーラＣＭＯＳ論理回路では、ＮＰ
Ｎ型バイポーラトランジスタのコレクタから電位をとり
出すためにバイポーラトランジスタを基板に対して分離
した構造をとる必要があった。このため、バイポーラト
ランジスタのコレクタは、選択酸化あるいはＰ型半導体
領域で電気的に分離する必要があった。
Ｎ型バイポーラトランジスタのコレクタから電位をとり
出すためにバイポーラトランジスタを基板に対して分離
した構造をとる必要があった。このため、バイポーラト
ランジスタのコレクタは、選択酸化あるいはＰ型半導体
領域で電気的に分離する必要があった。
上述した従来のバイポーラ０Ｍ０８回路では、バイポー
ラトランジスタを電気的に分離する必要があるため素子
領域が大きくなり、純粋な０Ｍ０８回路に比べると集積
度の点でかなり低くなるという欠点がある。
ラトランジスタを電気的に分離する必要があるため素子
領域が大きくなり、純粋な０Ｍ０８回路に比べると集積
度の点でかなり低くなるという欠点がある。
本発明のバイポーラ０Ｍ０８回路は、ある１つの電気的
に分離されたＮ型半導体領域に、該Ｎ型半導体領域をバ
ルクとするＰ型のＭＯＳＦＥＴと該Ｎ型半導体領域をコ
レクタ領域とするＮＰＮ型バイポーラトランジスタを含
んでいる。さらに上記Ｎ型半導体領域はｎ型高濃度基板
上又はＰ型基板上にあり、チップ上の最高電位をとって
いる。
に分離されたＮ型半導体領域に、該Ｎ型半導体領域をバ
ルクとするＰ型のＭＯＳＦＥＴと該Ｎ型半導体領域をコ
レクタ領域とするＮＰＮ型バイポーラトランジスタを含
んでいる。さらに上記Ｎ型半導体領域はｎ型高濃度基板
上又はＰ型基板上にあり、チップ上の最高電位をとって
いる。
このときＰ型ＭＯＳＦＥＴのバルクに対する最高電位の
供給がバイポーラトランジスタに対するコレクタ電位の
供給となり、Ｐ型ＭＯＳＦＥＴの基板コンタクトはバイ
ポーラトランジスタのコレクタコンタクトと同義になる
。さらにそのバイポーラトランジスタのベースの拡散層
あるいはポリシリコン電極を引き伸し、抵抗を作ること
も可能である。また、Ｐ型ＭＯＳＦＥＴのドレインとバ
イポーラトランジスタのベースの引出し線を同一のＰ型
拡散層領域として作る事もでき、シリサイド等を用いた
拡散層の低抵抗化技術と組合せると集積度をさらに向上
させることができる。
供給がバイポーラトランジスタに対するコレクタ電位の
供給となり、Ｐ型ＭＯＳＦＥＴの基板コンタクトはバイ
ポーラトランジスタのコレクタコンタクトと同義になる
。さらにそのバイポーラトランジスタのベースの拡散層
あるいはポリシリコン電極を引き伸し、抵抗を作ること
も可能である。また、Ｐ型ＭＯＳＦＥＴのドレインとバ
イポーラトランジスタのベースの引出し線を同一のＰ型
拡散層領域として作る事もでき、シリサイド等を用いた
拡散層の低抵抗化技術と組合せると集積度をさらに向上
させることができる。
かくして、本発明はバイポーラトランジスタのコレクタ
分離が不要であり、集積度が非常に高くなりかつ製造工
程数が減るという相違点を有する。
分離が不要であり、集積度が非常に高くなりかつ製造工
程数が減るという相違点を有する。
このように、本発明の半導体装置では基本セル内にはコ
レクタを分離したバイポーラトランジスタを含まず、バ
イポーラトランジスタのコレクタはＰ型ＭＯＳＦＥＴの
バルクを構成するＮウェルと同電位として構成される。
レクタを分離したバイポーラトランジスタを含まず、バ
イポーラトランジスタのコレクタはＰ型ＭＯＳＦＥＴの
バルクを構成するＮウェルと同電位として構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明を実施する回路の等価回路図である。
１０１はＮＰＮ型バイポーラトランジスタであ−
リ、１０３のＰ型ＭＯＳＦＥＴ群から供給される電流を
コレクタ接地回路として電流増幅し、容量負荷に対して
充電をおこなう。また、１０２は抵抗であり負荷を放電
する際にバイポーラトランジスタのベース電流を引き抜
き過大な貫通電流が流れる事を防止している。１０４は
Ｎ型のＭＯＳＦＥＴ群であり、これを介して容量負荷の
放電をする。１０５は電源であり、１０６の接地に対し
て正方向の電位である。１０７，１０８，１０９は入力
端子であり、ここに加えられた電圧レベルにより１１０
の出力端子の電圧レベルが変化する。
コレクタ接地回路として電流増幅し、容量負荷に対して
充電をおこなう。また、１０２は抵抗であり負荷を放電
する際にバイポーラトランジスタのベース電流を引き抜
き過大な貫通電流が流れる事を防止している。１０４は
Ｎ型のＭＯＳＦＥＴ群であり、これを介して容量負荷の
放電をする。１０５は電源であり、１０６の接地に対し
て正方向の電位である。１０７，１０８，１０９は入力
端子であり、ここに加えられた電圧レベルにより１１０
の出力端子の電圧レベルが変化する。
第２図は本発明のバイポーラＣＭＯＳ半導体装置におい
て構成された第１図の回路の平面図である。２０１はＮ
ＰＮ型バイポーラトランジスタであり、２０２は抵抗、
２０３はＰ型ＭＯ３ＦＥＴ群、２０４はＮ型ＭＯＳＦＥ
Ｔ群、２０５は電源配線、２０６は接地配線、２０７，
２０８，２０９はそれぞれ入力端子Ａ、Ｂ、Ｃ，２１０
は出力端子であり第２層目の金属配線による。このとき
、２０１のＮＰＮ型バイポーラトランジスタおよび２０
２の抵抗、および２０３のＰ型ＭＯＳＦＥＴ群は同一電
位のＮ型領域中に構成される。
て構成された第１図の回路の平面図である。２０１はＮ
ＰＮ型バイポーラトランジスタであり、２０２は抵抗、
２０３はＰ型ＭＯ３ＦＥＴ群、２０４はＮ型ＭＯＳＦＥ
Ｔ群、２０５は電源配線、２０６は接地配線、２０７，
２０８，２０９はそれぞれ入力端子Ａ、Ｂ、Ｃ，２１０
は出力端子であり第２層目の金属配線による。このとき
、２０１のＮＰＮ型バイポーラトランジスタおよび２０
２の抵抗、および２０３のＰ型ＭＯＳＦＥＴ群は同一電
位のＮ型領域中に構成される。
第３図は本発明のバイポーラＣＭＯＳ半導体装置の基本
セル部の断面図である。本発明の半導体装置は、３１３
のＮ型高濃度基板上に３１０のＮエピタキシャル層を成
長させ、３１２のＮウェルおよび３１１のＰウェルを形
成したのち、ＭＯＳＦＥＴ並びにバイポーラトランジス
タを形成している。
セル部の断面図である。本発明の半導体装置は、３１３
のＮ型高濃度基板上に３１０のＮエピタキシャル層を成
長させ、３１２のＮウェルおよび３１１のＰウェルを形
成したのち、ＭＯＳＦＥＴ並びにバイポーラトランジス
タを形成している。
第４図は、第２図の実施例をさらに進め、高集積化をは
かった第２の実施例の平面図である。第１の実施例にお
いては、バイポーラトランジスタのベース領域とＰ型Ｍ
ＯＳＦＥＴのドレインは個々に構成されていたが、本実
施例においては両者を同一のＰ型拡散層領域に構成して
いる。このとき４１１はバイポーラのコレクタコンタク
トとＮウェルに対するコンタクトを兼ねている。この実
施例ではさらに高集積化する事が可能になる。
かった第２の実施例の平面図である。第１の実施例にお
いては、バイポーラトランジスタのベース領域とＰ型Ｍ
ＯＳＦＥＴのドレインは個々に構成されていたが、本実
施例においては両者を同一のＰ型拡散層領域に構成して
いる。このとき４１１はバイポーラのコレクタコンタク
トとＮウェルに対するコンタクトを兼ねている。この実
施例ではさらに高集積化する事が可能になる。
第５図は本発明の半導体集積回路装置の基本セル部の第
３の実施例の断面図である。本半導体装置は、４１のＰ
−基板上に構成され、３９のＮ＋埋込層４０のＰ＋埋込
層を形成して３６のＮ−エピタキシャル層を成長させ、
３８のＮウェル及び３７のＰウェルを形成したのち、Ｍ
ＯＳＦＥＴ並びにバイポーラトランジスタを形成してい
る。
３の実施例の断面図である。本半導体装置は、４１のＰ
−基板上に構成され、３９のＮ＋埋込層４０のＰ＋埋込
層を形成して３６のＮ−エピタキシャル層を成長させ、
３８のＮウェル及び３７のＰウェルを形成したのち、Ｍ
ＯＳＦＥＴ並びにバイポーラトランジスタを形成してい
る。
以上説明した様に本発明は放電側をＮ型ＭＯＳＦＥＴで
おこなうバイポーラ０Ｍ０８回路において、ある一つの
電気的に絶縁されたＮ型半導体領域にそのＮ型半導体領
域をバルクとするＰ型のＭＯＳＦＥＴとそのＮ型半導体
領域をコレクタ領域とするＮＰＮバイポーラトランジス
タを含みさらにバイポーラトランジスタのベースと抵抗
の共有化やバイポーラトランジスタのベースとＰ型ＭＯ
ＳＦＥＴのドレインの拡散層の共有化をする事により非
常に高密度なバイポーラＣＭＯ３半導体装置を提供しう
る効果がある。
おこなうバイポーラ０Ｍ０８回路において、ある一つの
電気的に絶縁されたＮ型半導体領域にそのＮ型半導体領
域をバルクとするＰ型のＭＯＳＦＥＴとそのＮ型半導体
領域をコレクタ領域とするＮＰＮバイポーラトランジス
タを含みさらにバイポーラトランジスタのベースと抵抗
の共有化やバイポーラトランジスタのベースとＰ型ＭＯ
ＳＦＥＴのドレインの拡散層の共有化をする事により非
常に高密度なバイポーラＣＭＯ３半導体装置を提供しう
る効果がある。
第１図は本発明において使用している回路の等価回路図
、第２図は本発明の一実施例として第１図の回路を実施
した半導体装置の平面図、第３図は第２図の断面図、第
４図は他の実施例を示し第１図に対応した平面図、第５
図は第３の実施例の断面図である。 １０１．２０１，４０１・・・・・・ＮＰＮ型バイポー
ラトランジスタ、１０２，２０２，４０２・・・・・・
抵抗、１０３．２０３，４０３・・・・・・Ｐ型ＭＯＳ
ＦＥＴ群、１０４．２０４，４０４・・・・・・Ｎ型Ｍ
ＯＳＦＥＴ群、１０５．２０５，４０５・・・・・・電
源、１０６，２０６゜４０６・・・・・・接地、１０７
，２０７，４０７・・・・・・入力端子Ａ％ １０８，
２０８，４０８・・・・・・入力端子Ｂ、１０９．２０
９，４０９・・・・・・入力端子Ｃ，１１０゜２１０．
４１０・・・・・・出力端子、２１１，３０６゜４１１
・・・・・・Ｎウェル（ＶＤＤ）コンタクト、２１２゜
３０１．４１２・・・・・・Ｐウェル（ＧＮＤ）コンタ
クト、２１３・・・・・・コレクタコンタクト、２１４
゜３０７．４１４・・・・・・エミッタコンタクト、２
１５゜３０８・・・・・・ベースコンタクト、２１６，
３０９゜４１６・・・・・・抵抗コンタクト、３０２・
・・・・・ＮｆｆＭＯＳＦＥＴのソースまたはドレイン
、３０３・・・・・・Ｎ型ＭＯＳＦＥＴのゲート、３０
４・・・・・・Ｐ型ＭＯＳＦＥＴのソースまたはドレイ
ン、３０５・・・・・・Ｐ型ＭＯＳＦＥＴのグー）、３
０６・・・・・・Ｎウェルコンタクト（ＶＣＣ）とＮＰ
Ｎ型バイポーラトランジスタのコレクタコンタクトを兼
ねたコンタクト、３１０・・・・・・Ｎ−エピタキシャ
ル層、３１１・・・・・・Ｐウェル、３１２・・・・・
・Ｎウェル、３１３・・・・・・Ｎ型高濃度基板。
、第２図は本発明の一実施例として第１図の回路を実施
した半導体装置の平面図、第３図は第２図の断面図、第
４図は他の実施例を示し第１図に対応した平面図、第５
図は第３の実施例の断面図である。 １０１．２０１，４０１・・・・・・ＮＰＮ型バイポー
ラトランジスタ、１０２，２０２，４０２・・・・・・
抵抗、１０３．２０３，４０３・・・・・・Ｐ型ＭＯＳ
ＦＥＴ群、１０４．２０４，４０４・・・・・・Ｎ型Ｍ
ＯＳＦＥＴ群、１０５．２０５，４０５・・・・・・電
源、１０６，２０６゜４０６・・・・・・接地、１０７
，２０７，４０７・・・・・・入力端子Ａ％ １０８，
２０８，４０８・・・・・・入力端子Ｂ、１０９．２０
９，４０９・・・・・・入力端子Ｃ，１１０゜２１０．
４１０・・・・・・出力端子、２１１，３０６゜４１１
・・・・・・Ｎウェル（ＶＤＤ）コンタクト、２１２゜
３０１．４１２・・・・・・Ｐウェル（ＧＮＤ）コンタ
クト、２１３・・・・・・コレクタコンタクト、２１４
゜３０７．４１４・・・・・・エミッタコンタクト、２
１５゜３０８・・・・・・ベースコンタクト、２１６，
３０９゜４１６・・・・・・抵抗コンタクト、３０２・
・・・・・ＮｆｆＭＯＳＦＥＴのソースまたはドレイン
、３０３・・・・・・Ｎ型ＭＯＳＦＥＴのゲート、３０
４・・・・・・Ｐ型ＭＯＳＦＥＴのソースまたはドレイ
ン、３０５・・・・・・Ｐ型ＭＯＳＦＥＴのグー）、３
０６・・・・・・Ｎウェルコンタクト（ＶＣＣ）とＮＰ
Ｎ型バイポーラトランジスタのコレクタコンタクトを兼
ねたコンタクト、３１０・・・・・・Ｎ−エピタキシャ
ル層、３１１・・・・・・Ｐウェル、３１２・・・・・
・Ｎウェル、３１３・・・・・・Ｎ型高濃度基板。
Claims (5)
- （１）Ｎ型高濃度半導体結晶基板上全面にＮ−半導体エ
ピタキシャル成長層をもつ半導体基板上の該Ｎ−型半導
体エピタキシャル層中に電気的に互いに分離されたＰ型
およびＮ型半導体領域を有し、該Ｎ型半導体領域中に該
Ｎ型半導体領域をバルクとするＰ型ＭＯＳＦＥＴ群と該
Ｎ型半導体領域をコレクタとするＮＰＮ型バイポーラト
ランジスタ群を含みかつ該Ｐ型半導体領域中に該Ｐ型半
導体領域をバルクとするＮ型ＭＯＳＦＥＴ群を有する半
導体装置。 - （２）コレクタを電源に接続されたＮＰＮバイポーラト
ランジスタと該バイポーラのベースと電源間に接続され
た電源に対して負論理を構成するＰ型ＭＯＳＦＥＴ群と
該バイポーラトランジスタのエミッタと接地間に接続さ
れた接地に対して正論理を構成するＮ型ＭＯＳＦＥＴ群
を有するバイポーラＣＭＯＳ半導体装置においてある一
つの電気的に分離されたＮ型半導体領域に該Ｎ型半導体
領域をバルクとするＰ型ＭＯＳＦＥＴ群と該Ｎ型半導体
領域中をコレクタとするＮＰＮ型バイポーラトランジス
タを含み、かつ該Ｎ型半導体領域が接地よりも電位の高
い電源に接続されている事を特徴とするバイポーラＣＭ
ＯＳ半導体装置。 - （３）特許請求の範囲第１項又は第２項の半導体装置に
おいて該バイポーラトランジスタのベースとエミッタの
間に接続された抵抗を含むことを特徴とする半導体装置
。 - （４）特許請求の範囲第４項の半導体装置において、含
まれる抵抗が該Ｎ型半導体領域上に分離されたＰ型拡散
抵抗であり、かつ該抵抗の一方の端子である電極が該バ
イポーラトランジスタのベース領域に対する電極と同一
であることを特徴とするバイポーラＣＭＯＳ半導体装置
。 - （５）特許請求の範囲第１項又は第２項の半導体装置に
おいて該Ｎ型半導体領域に存在するある１つのＰ型半導
体領域にＰ型ＭＯＳＦＥＴのドレインとＮＰＮ型バイポ
ーラトランジスタのベースを含む事を特徴とするバイポ
ーラＣＭＯＳ半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078113A JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
| US07/675,665 US5168341A (en) | 1990-03-27 | 1991-03-27 | Bipolar-cmos integrated circuit having a structure suitable for high integration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078113A JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03276757A true JPH03276757A (ja) | 1991-12-06 |
| JP2661318B2 JP2661318B2 (ja) | 1997-10-08 |
Family
ID=13652833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078113A Expired - Fee Related JP2661318B2 (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5168341A (ja) |
| JP (1) | JP2661318B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493076A (ja) * | 1990-08-08 | 1992-03-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136350A (ja) * | 1991-11-12 | 1993-06-01 | Mitsubishi Electric Corp | 論理回路及び半導体装置 |
| KR950021600A (ko) * | 1993-12-09 | 1995-07-26 | 가나이 쯔또무 | 반도체 집적회로장치 및 그 제조방법 |
| US5567969A (en) * | 1995-04-20 | 1996-10-22 | Hall; John H. | Compound modulated integrated transistor structure with reduced bipolar switch back effect |
| DE19821726C1 (de) * | 1998-05-14 | 1999-09-09 | Texas Instruments Deutschland | Ingegrierte CMOS-Schaltung für die Verwendung bei hohen Frequenzen |
| CN105336737B (zh) * | 2014-07-16 | 2019-09-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、半导体器件的制作方法及lcd驱动芯片 |
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|---|---|---|---|---|
| JPS6153762A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0251269A (ja) * | 1988-08-12 | 1990-02-21 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
-
1990
- 1990-03-27 JP JP2078113A patent/JP2661318B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-27 US US07/675,665 patent/US5168341A/en not_active Expired - Lifetime
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| JPS6153762A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0251269A (ja) * | 1988-08-12 | 1990-02-21 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0493076A (ja) * | 1990-08-08 | 1992-03-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661318B2 (ja) | 1997-10-08 |
| US5168341A (en) | 1992-12-01 |
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