JP2926785B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2926785B2 JP2926785B2 JP1260404A JP26040489A JP2926785B2 JP 2926785 B2 JP2926785 B2 JP 2926785B2 JP 1260404 A JP1260404 A JP 1260404A JP 26040489 A JP26040489 A JP 26040489A JP 2926785 B2 JP2926785 B2 JP 2926785B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にバイポーラ型トラン
ジスタとMOS型トランジスタとを一体に組合せて構成し
たメモリセルを有する半導体装置に関する。
ジスタとMOS型トランジスタとを一体に組合せて構成し
たメモリセルを有する半導体装置に関する。
〔従来の技術〕 従来の半導体装置のメモリセルの例として、1988年の
IEDMインターナショナル・エレクトロン・デバイス・ミ
ーティング（International Electron Device Meetin
g）で発表された論文ア・ニュー・スタティック・メモ
リ・セル・ベースド・オン・リバース・ベース・カレン
ト・（RBC）エフェクト・オブ・バイポーラ・トランジ
スタ（A New Static Memory Cell Based on Reverse Ba
se Current（RBC）Effect of Bipolay Transistor）が
ある。
IEDMインターナショナル・エレクトロン・デバイス・ミ
ーティング（International Electron Device Meetin
g）で発表された論文ア・ニュー・スタティック・メモ
リ・セル・ベースド・オン・リバース・ベース・カレン
ト・（RBC）エフェクト・オブ・バイポーラ・トランジ
スタ（A New Static Memory Cell Based on Reverse Ba
se Current（RBC）Effect of Bipolay Transistor）が
ある。
第３図は従来の半導体装置のメモリセルの等価回路図
であり、ＰチャネルMOS型トランジスタQ1にベースを接
続したバイポーラ型トランジスタQ2の各１個で構成され
ている。
であり、ＰチャネルMOS型トランジスタQ1にベースを接
続したバイポーラ型トランジスタQ2の各１個で構成され
ている。
第４図は従来の半導体装置の断面図である。
第４図に示すように、Ｐ型シリコン基板１の上にN+型
埋込領域２及びN-型領域３を設け、Ｎ型領域３の表面に
設けたゲート酸化膜を介してゲート電極５を設け、ゲー
ト電極５に整合してN-型領域３内にＰ型拡散領域10及び
Ｐ型拡散領域９を設け、Ｐ型拡散領域10及びＰ型拡散領
域９をソース領域又はドレイン領域とするMOS型トラン
ジスタを構成している。一方、Ｐ型拡散領域10内にN+型
拡散領域11を設け、これにより、N-型領域３をコレクタ
領域、Ｐ型拡散領域10をベース領域、N+型拡散領域11を
エミッタ領域とするバイポーラ型トランジスタを構成し
ている。図中には他にフィールド酸化膜４、エミッタ領
域のN+型拡散領域11に接続する配線６、Ｐ型拡散領域９
に接続する配線８、及び配線間を電気的に分離する絶縁
膜７を示している。メモリセルの機能としてはバイポー
ラ型トランジスタのコレクタとエミッタ間にある電位、
即ちベースオープン時にコレクタとエミッタ間で大電流
が流れ始める電圧（以下BVCEOと記す）よりやや低めの
電位に設定し、ベース電位を外部から強制的に1V又は0V
近辺に与えた後、ベースオープンにするとベース電位が
自動的に1V又は0V近辺の値（強制的に与えられた電位と
異なる場合もある）に保持されて、メモリ機能をもつこ
とになる。尚、MOS型トランジスタは前記のベース領域
（即ちＰ型領域10）の電位に強制的に変更するためと、
ベース領域の電位読み取りのために使われる。
埋込領域２及びN-型領域３を設け、Ｎ型領域３の表面に
設けたゲート酸化膜を介してゲート電極５を設け、ゲー
ト電極５に整合してN-型領域３内にＰ型拡散領域10及び
Ｐ型拡散領域９を設け、Ｐ型拡散領域10及びＰ型拡散領
域９をソース領域又はドレイン領域とするMOS型トラン
ジスタを構成している。一方、Ｐ型拡散領域10内にN+型
拡散領域11を設け、これにより、N-型領域３をコレクタ
領域、Ｐ型拡散領域10をベース領域、N+型拡散領域11を
エミッタ領域とするバイポーラ型トランジスタを構成し
ている。図中には他にフィールド酸化膜４、エミッタ領
域のN+型拡散領域11に接続する配線６、Ｐ型拡散領域９
に接続する配線８、及び配線間を電気的に分離する絶縁
膜７を示している。メモリセルの機能としてはバイポー
ラ型トランジスタのコレクタとエミッタ間にある電位、
即ちベースオープン時にコレクタとエミッタ間で大電流
が流れ始める電圧（以下BVCEOと記す）よりやや低めの
電位に設定し、ベース電位を外部から強制的に1V又は0V
近辺に与えた後、ベースオープンにするとベース電位が
自動的に1V又は0V近辺の値（強制的に与えられた電位と
異なる場合もある）に保持されて、メモリ機能をもつこ
とになる。尚、MOS型トランジスタは前記のベース領域
（即ちＰ型領域10）の電位に強制的に変更するためと、
ベース領域の電位読み取りのために使われる。
上述した従来の半導体装置は、バイポーラ型トランジ
スタのベース領域がMOS型トランジスタのＰ型拡散領域1
0と共用しており、かつ、一方のＰ型拡散領域９と同じ
く、比較的浅い接合深さになっている。このためバイポ
ーラ型トランジスタの電流増幅率が高く約100付近にな
る。これによりベース電位が1V近辺に保持された時に、
コレクタに流れる電流が100μＡ〜1mAとなり、このメモ
リセルを多数集積して半導体装置を構成した時、全メモ
リセルに流れる全電流になり、電力が大きくなり、半導
体装置が高熱を発生し、信頼性を劣化又は半導体装置の
破壊をまねくという欠点を有する。
スタのベース領域がMOS型トランジスタのＰ型拡散領域1
0と共用しており、かつ、一方のＰ型拡散領域９と同じ
く、比較的浅い接合深さになっている。このためバイポ
ーラ型トランジスタの電流増幅率が高く約100付近にな
る。これによりベース電位が1V近辺に保持された時に、
コレクタに流れる電流が100μＡ〜1mAとなり、このメモ
リセルを多数集積して半導体装置を構成した時、全メモ
リセルに流れる全電流になり、電力が大きくなり、半導
体装置が高熱を発生し、信頼性を劣化又は半導体装置の
破壊をまねくという欠点を有する。
例えば、コレクタ電流が100μＡの時64kbitのメモリ
装置で、全メモリセルが1V近辺（即ち“1"のレベル）に
保持されると、全体で64k×100μＡ＝6.4Aの電流が流れ
ることになり、殆ど使用に耐えない値になる。
装置で、全メモリセルが1V近辺（即ち“1"のレベル）に
保持されると、全体で64k×100μＡ＝6.4Aの電流が流れ
ることになり、殆ど使用に耐えない値になる。
本発明の半導体装置は、一導電型半導体基板上に設け
た逆導電型領域と、前記逆導電型の表面に設けて素子形
成領域を区画するフィールド絶縁膜と、前記素子形成領
域上にゲート絶縁膜を介して設けたゲート電極と、前記
ゲート電極に整合して前記素子形成領域内に設けた深い
PN接合を有する一導電型の第１の拡散領域及び前記第１
の拡散領域よりも浅いPN接合を有する一導電型の第２の
拡散領域と、前記第１の拡散領域内に設けた逆導電型の
第３の拡散領域とを有し、前記第３の拡散領域をエミッ
タ，前記第１の拡散領域をベース，前記逆導電型領域を
コレクタとするバイポーラトランジスタの電流増幅率が
１〜10である。
た逆導電型領域と、前記逆導電型の表面に設けて素子形
成領域を区画するフィールド絶縁膜と、前記素子形成領
域上にゲート絶縁膜を介して設けたゲート電極と、前記
ゲート電極に整合して前記素子形成領域内に設けた深い
PN接合を有する一導電型の第１の拡散領域及び前記第１
の拡散領域よりも浅いPN接合を有する一導電型の第２の
拡散領域と、前記第１の拡散領域内に設けた逆導電型の
第３の拡散領域とを有し、前記第３の拡散領域をエミッ
タ，前記第１の拡散領域をベース，前記逆導電型領域を
コレクタとするバイポーラトランジスタの電流増幅率が
１〜10である。
また、本発明の他の半導体装置は、一導電型半導体基
板上に設けた逆導電型領域と、前記逆導電型の表面に設
けて素子形成領域を区画するフィールド絶縁膜と、前記
素子形成領域上にゲート絶縁膜を介して設けたゲート電
極と、前記ゲート電極に整合して両側に設けた浅いPN接
合を有する第２の拡散領域と、前記第２の拡散領域の一
方と接続しつつ前記ゲート電極から離隔して前記素子形
成領域内に設けた前記第２の拡散領域よりも深いPN接合
を有する一導電型の第１の拡散領域と、前記第１の拡散
領域内に設けた逆導電型の第３の拡散領域を有する。
板上に設けた逆導電型領域と、前記逆導電型の表面に設
けて素子形成領域を区画するフィールド絶縁膜と、前記
素子形成領域上にゲート絶縁膜を介して設けたゲート電
極と、前記ゲート電極に整合して両側に設けた浅いPN接
合を有する第２の拡散領域と、前記第２の拡散領域の一
方と接続しつつ前記ゲート電極から離隔して前記素子形
成領域内に設けた前記第２の拡散領域よりも深いPN接合
を有する一導電型の第１の拡散領域と、前記第１の拡散
領域内に設けた逆導電型の第３の拡散領域を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の断面図である。Ｐ型
シリコン基板１の上に、N+型埋込領域２及び低濃度のN-
型領域３を準じ積層して設け、N-型領域３の表面に設け
たゲート酸化膜を介してゲート電極５を設け、ゲート電
極５に整合してN-型領域３内に深いPN接合を有するＰ型
拡散領域12と浅いPN接合を有するＰ型拡散領域９を設
け、Ｐ型拡散領域12及びＰ型拡散領域９をソース領域又
はドレイン領域とするMOS型トランジスタを構成し、一
方、Ｐ型拡散領域12内にN+型拡散領域11に設け、これに
より、N+型埋込領域２及びＮ型領域３をコレクタ領域、
Ｐ型拡散領域12をベース領域、N+型拡散領域11をエミッ
タ領域とするバイポーラ型トランジスタを構成してメモ
リセルを形成する。
シリコン基板１の上に、N+型埋込領域２及び低濃度のN-
型領域３を準じ積層して設け、N-型領域３の表面に設け
たゲート酸化膜を介してゲート電極５を設け、ゲート電
極５に整合してN-型領域３内に深いPN接合を有するＰ型
拡散領域12と浅いPN接合を有するＰ型拡散領域９を設
け、Ｐ型拡散領域12及びＰ型拡散領域９をソース領域又
はドレイン領域とするMOS型トランジスタを構成し、一
方、Ｐ型拡散領域12内にN+型拡散領域11に設け、これに
より、N+型埋込領域２及びＮ型領域３をコレクタ領域、
Ｐ型拡散領域12をベース領域、N+型拡散領域11をエミッ
タ領域とするバイポーラ型トランジスタを構成してメモ
リセルを形成する。
第２図は本発明の第２の実施例の断面図である。第１
の実施例との相違は、Ｐ型拡散領域12を構成するPN接合
が２段になっていることである。即ち浅い接合部と、深
い接合部がある。浅い接合部はＰ型拡散領域９と同じ接
合深さであるがN+型拡散領域11が設けられた下方のＰ型
拡散領域12はＰ型拡散領域９に比べて深い接合部を構成
している。
の実施例との相違は、Ｐ型拡散領域12を構成するPN接合
が２段になっていることである。即ち浅い接合部と、深
い接合部がある。浅い接合部はＰ型拡散領域９と同じ接
合深さであるがN+型拡散領域11が設けられた下方のＰ型
拡散領域12はＰ型拡散領域９に比べて深い接合部を構成
している。
第２の実施例は第１の実施例に比して、MOS型トラン
ジスタの特性が安定しており、制御しやすい構成になっ
ている。
ジスタの特性が安定しており、制御しやすい構成になっ
ている。
以上説明したように本発明は第１の拡散領域のPN接合
深さを第２の拡散領域のPN接合深さより深くすることに
より、第１の拡散領域をベース領域とするバイポーラ型
トランジスタのベース幅を広く、それにより電流増幅率
を下げることができる。即ち、電流増幅率を従来の10分
の１から100分の１に下げることができる。即ち、前述
の64kbitのメモリ装置では、電流増幅率が10分の１であ
れば全体では640mAの電流であり、又100分の１であれば
64mAとなる。即ち、低電流であり、信頼性の高い、か
つ、高性能のメモリセルの半導体装置を実現できるとい
う効果を有する。
深さを第２の拡散領域のPN接合深さより深くすることに
より、第１の拡散領域をベース領域とするバイポーラ型
トランジスタのベース幅を広く、それにより電流増幅率
を下げることができる。即ち、電流増幅率を従来の10分
の１から100分の１に下げることができる。即ち、前述
の64kbitのメモリ装置では、電流増幅率が10分の１であ
れば全体では640mAの電流であり、又100分の１であれば
64mAとなる。即ち、低電流であり、信頼性の高い、か
つ、高性能のメモリセルの半導体装置を実現できるとい
う効果を有する。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図はメモリセルの等価
回路図、第４図は従来の半導体装置の断面図である。 １…Ｐ型シリコン基板、２…N+型埋込領域、３…N-型領
域、４…フィールド酸化膜、５…ゲート電極、６…配
線、７…絶縁膜、８…配線、9,10…Ｐ型拡散領域、11…
N+型拡散領域、12…Ｐ型拡散領域。
明の第２の実施例の断面図、第３図はメモリセルの等価
回路図、第４図は従来の半導体装置の断面図である。 １…Ｐ型シリコン基板、２…N+型埋込領域、３…N-型領
域、４…フィールド酸化膜、５…ゲート電極、６…配
線、７…絶縁膜、８…配線、9,10…Ｐ型拡散領域、11…
N+型拡散領域、12…Ｐ型拡散領域。
Claims (2)
- 【請求項１】一導電型半導体基板上に設けた逆導電型領
域と、前記逆導電型の表面に設けて素子形成領域を区画
するフィールド絶縁膜と、前記素子形成領域上にゲート
絶縁膜を介して設けたゲート電極と、前記ゲート電極に
整合して前記素子形成領域内に設けた深いPN接合を有す
る一導電型の第１の拡散領域及び前記第１の拡散領域よ
りも浅いPN接合を有する一導電型の第２の拡散領域と、
前記第１の拡散領域内に設けた逆導電型の第３の拡散領
域とを有し、前記第３の拡散領域をエミッタ，前記第１
の拡散領域をベース，前記逆導電型領域をコレクタとす
るバイポーラトランジスタの電流増幅率が１〜10である
ことを特徴とする半導体装置。 - 【請求項２】一導電型半導体基板上に設けた逆導電型領
域と、前記逆導電型の表面に設けて素子形成領域を区画
するフィールド絶縁膜と、前記素子形成領域上にゲート
絶縁膜を介して設けたゲート電極と、前記ゲート電極に
整合して両側に設けた浅いPN接合を有する第２の拡散領
域と、前記第２の拡散領域の一方と接続しつつ前記ゲー
ト電極から離隔して前記素子形成領域内に設けた前記第
２の拡散領域よりも深いPN接合を有する一導電型の第１
の拡散領域と、前記第１の拡散領域内に設けた逆導電型
の第３の拡散領域を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260404A JP2926785B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260404A JP2926785B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120862A JPH03120862A (ja) | 1991-05-23 |
| JP2926785B2 true JP2926785B2 (ja) | 1999-07-28 |
Family
ID=17347445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260404A Expired - Lifetime JP2926785B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926785B2 (ja) |
-
1989
- 1989-10-04 JP JP1260404A patent/JP2926785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120862A (ja) | 1991-05-23 |
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