JP2671304B2 - 論理回路 - Google Patents
論理回路Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置中に構成される論理回
路に関する。 〔従来の技術〕 近年、半導体集積回路装置は高集積化，高密度化，多
機能化が一段と進み、多分野に使用されるようになって
いる。多機能の集積化に伴ない、半導体集積回路装置の
入出力端子数が増大し、又、チップ面積も拡大してきて
いる。しかし、半導体集積回路装置はチップ面積が小さ
い程、製造歩留は改善されるのでチップ面積縮小のため
の種々の工夫がなされている。 多閾値論理回路は、上述の背景より提案されているも
のであり、例えば、論理入力に３値のレベルを持たせる
ことにより、入力端子数を削減することが可能になる。
この３値の論理レベルは５ボルト系のCMOS論理では、０
〜2.5ボルト,2.5ボルト〜５ボルトおよび５ボルト以上
の電位を設定することで実現されており、この５ボルト
以上の電位の検出手段として、本発明の多閾値論理回路
（以下論理回路と記す）が利用できる。 従来のこの種の論理回路としては、本発明者が以前提
案した特願昭59−233807号がある。本論理回路につき、
第４図を用いて説明する。 同図において、Ｎ導電型の第１のMOS型電界効果トラ
ンジスタ１（以下Ｎ型MOSFETと記す。）は、そのゲート
電極とドレイン電極とが論理入力端子５に接続され、ソ
ース電極が接続点15に接続される。抵抗素子２は接続点
15と接地端子６との間に接続され、又、インバータを構
成するＰ型MOSFET16のゲート電極及びＮ型MOSFET17のゲ
ート電極が接続点15に接続され、更に、Ｐ型MOSFET16の
ドレイン電極とＮ型MOSFET17のドレイン電極とが接続さ
れて出力端子８を構成している。 抵抗素子２は、通常、ゲート電極を適当なバイアス源
に接続されたMOSFETで構成されるが、多結晶シリコン抵
抗，拡散抵抗やイオン注入抵抗により構成することも可
能である。 次に、本論理回路の動作につき、第５図と第６図に示
すMOSFETの電流−電圧特性及び入出力特性を用いて説明
する。 第５図において、18は抵抗素子２の負荷特性であり、
19は論理入力端子５に第１の入力電圧VI1が印加される
時のMOSFET1の電流−電圧特性であり、又、20は論理入
力端子５に入力電圧VI1よりも大きい第２の入力電圧VI2
が印加される時のMOSFET1の電流−電圧特性である。接
続点15に発生する電圧V15は、18の特性と19あるいは20
の特性の交点21,22で示される。 第６図に、論理入力端子５への入力電圧VIと接続点15
に発生する電圧V15との関係を示す。接続点15に発生す
る電圧V15は、MOSFET1のバックゲート効果の影響を受け
た閾値VTの分だけ、入力電圧VIから低下した特性23を示
す。 従って、接続点15に発生する電圧V15が、MOSFET16,17
で構成されるCMOSインバータの入力閾値に達した時、出
力端子８における論理信号レベルが反転することとな
る。 〔発明が解決しようとする問題点〕 上述した従来の論理回路は以下に示す欠点がある。 一般に、半導体集積回路装置の製造においては、製造
条件のばらつきによる特性のばらつきを伴なうものであ
るが、上述の論理回路におけるばらつきの要素として、
MOSFETの閾値電圧がある。Ｎ型MOSFETの閾値電圧を
VTN，そのばらつきをΔVTN,P型MOSFETの閾値電圧及びそ
のばらつきをそれぞれVTP，ΔVTPで示す。又、Ｐ型MOSF
ET16,N型MOSFET17の電流利得係数をそれぞれBP，BNとす
る。前述の如く、接続点15に発生する電圧V15は、Ｎ型M
OSFET1の閾値電圧VTNにより決まるため、電圧V15はばら
つきΔVTNの影響を受け、特性23と23′との間で変動す
る。 同様に、Ｐ型MOSFET16とＮ型MOSFET17により構成され
るCMOSインバータの入力閾値はばらつきΔVTN，ΔVTPの
影響を受ける。即ち、このCMOSインバータが反転する
時、Ｐ型MOSFET16とＮ型MOSFET17に流れるドレイン電流
が等しくなることより、MOS型FETの飽和領域における電
流式から次の式が成り立つ。 ここで、VDDは電流電圧を示す。 簡略化のため、Ｐ型MOSFET16とＮ型MOSFET17のチャン
ネル長およびチャンネル幅を調整して、BN＝BPが成り立
つよう設定すると、前式より、 となる。 従って、この論理回路は、概略計算ではあるが、全体
として のばらつきがあり、結果として、第６図に示すように、
入力閾値電圧がVI3からVI4の間で変動することとなる。 この変動幅は、使用上および設計上の自由度を制限し
ており、極力、小さくすることが望まれる。 上述した従来の論理回路に対し、本発明はこの論理回
路の入力閾値がMOSFETの閾値電圧VTに影響されることに
着目し、閾値電圧VTの影響を軽減するため、PN接合の順
方向電圧を利用して入力閾値電圧の変動を小さくすると
いう独創的内容を有する。 〔問題点を解決するための手段〕 本発明の論理回路は、論理入力端子に３値の論理レベ
ルの論理入力信号が印加され前記３値の論理レベルのう
ちの最高位レベルの論理入力信号の入力を検出する論理
回路であってゲート電極とドレイン電極がともに前記論
理入力端子に接続されたMOS型FETと、このMOS型FETのソ
ース電極と接地端子とを接続する第１の抵抗素子と、ベ
ース電極がMOS型FETのソース電極に接続されエミッタ電
極が電源端子に接続されコレクタ電極が論理信号出力端
子に接続されたバイポーラトランジスタと、論理信号出
力端子と接地端子とを接続する第２の抵抗素子とを有す
るる。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は本発明の第１の実施例を示す回路図である。 同図において、Ｎ型MOSFET1はゲート電極とドレイン
電極とが、ともに論理入力端子５に接続され、ソース電
極は抵抗素子２を介して接地端子６に接続される。 PNP型のバイポーラトランジスタ３は、ベース電極が
Ｎ型MOSFET1のソース電極に接続され、エミッタ電極が
電源端子に接続され、コレクタ電極が抵抗素子４を介し
て接地端子６に接続される。バイポーラトランジスタ３
のコレクタ電極は出力端子８を構成している。 本実施例においては、バイポーラトランジスタ３と抵
抗素子４とで構成されるインバータの入力閾値は、PN接
合の順方向電圧をVBEで示すと、（VDD−VBE）で表わさ
れる。従って、同回路では、論理入力端子５に印加され
る入力信号により接続点15に発生する電圧が（VDD−
VBE）に達した時、出力端子８における論理出力は反転
する。 よって、この回路の入力閾値はＮ型MOSFET1の閾値電
圧VTとバイポーラトランジスタ３のVBEとの製造ばらつ
きの影響を受けるのみであり、VBEの変動が比較的小さ
いことを考えれば、実質的には変動要素はばらつきΔV
TNのみと考え得る。 第３図は、本実施例および次に示す第２の実施例内の
バイポーラトランジスタ３の構造を示す断面図である。
同図において、バイポーラトランジスタ３は、Ｐ型基板
10中に形成されたＮウェル領域11及びＮ型MOSFETのソー
ス・ドレイン領域と同時に形成されるＮ型拡散層14をベ
ース領域とし、Ｎウェル領域11中においてＰ型MOSFETの
ソース・ドレイン領域と同時に形成されるＰ型拡散層
を、Ｐ型エミッタ領域12,P型コレクタ領域13とするもの
である。 第２図は本発明の第２の実施例を示す回路図である。 同図において、Ｎ型MOSFET9が追加され、そのゲート
電極とドレイン電極とがともに論理信号入力端５に接続
され、ソース電極は第１の実施例で示したと同じＮ型MO
SFET1のゲート電極及びドレイン電極に接続される。な
お、第１の実施例における抵抗素子２と４は、MOSFET20
と40を利用して構成している。 本実施例は、論理回路の入力閾値を高くして電源電圧
に対する余裕を改善するもので、接続点115に発生する
電圧が入力電圧に対し２VTNだけ低くなるようにするも
のである。 尚、バイポーラトランジスタ３は第３図に示される構
造に限られるものではなく、又、実施例に示す回路もそ
れに限定されるものではない。電源接地端子を逆にし、
Ｐ型とＮ型を逆にすることにより、負論理形の論理回路
が構成できることが当業者には明らかである。 〔発明の効果〕 以上説明したように、本発明は、論理入力閾値が、従
来は、CMOSインバータを構成するMOSFETの閾値電圧VTに
より決まっていたものを、バイポーラトランジスタのPN
接合の順方向電圧VBEにより決まるようにしたことによ
り、製造条件のばらつきに起因するVTのばらつきが論理
回路の入力閾値に及ぼす影響を軽減できる効果がある。
路に関する。 〔従来の技術〕 近年、半導体集積回路装置は高集積化，高密度化，多
機能化が一段と進み、多分野に使用されるようになって
いる。多機能の集積化に伴ない、半導体集積回路装置の
入出力端子数が増大し、又、チップ面積も拡大してきて
いる。しかし、半導体集積回路装置はチップ面積が小さ
い程、製造歩留は改善されるのでチップ面積縮小のため
の種々の工夫がなされている。 多閾値論理回路は、上述の背景より提案されているも
のであり、例えば、論理入力に３値のレベルを持たせる
ことにより、入力端子数を削減することが可能になる。
この３値の論理レベルは５ボルト系のCMOS論理では、０
〜2.5ボルト,2.5ボルト〜５ボルトおよび５ボルト以上
の電位を設定することで実現されており、この５ボルト
以上の電位の検出手段として、本発明の多閾値論理回路
（以下論理回路と記す）が利用できる。 従来のこの種の論理回路としては、本発明者が以前提
案した特願昭59−233807号がある。本論理回路につき、
第４図を用いて説明する。 同図において、Ｎ導電型の第１のMOS型電界効果トラ
ンジスタ１（以下Ｎ型MOSFETと記す。）は、そのゲート
電極とドレイン電極とが論理入力端子５に接続され、ソ
ース電極が接続点15に接続される。抵抗素子２は接続点
15と接地端子６との間に接続され、又、インバータを構
成するＰ型MOSFET16のゲート電極及びＮ型MOSFET17のゲ
ート電極が接続点15に接続され、更に、Ｐ型MOSFET16の
ドレイン電極とＮ型MOSFET17のドレイン電極とが接続さ
れて出力端子８を構成している。 抵抗素子２は、通常、ゲート電極を適当なバイアス源
に接続されたMOSFETで構成されるが、多結晶シリコン抵
抗，拡散抵抗やイオン注入抵抗により構成することも可
能である。 次に、本論理回路の動作につき、第５図と第６図に示
すMOSFETの電流−電圧特性及び入出力特性を用いて説明
する。 第５図において、18は抵抗素子２の負荷特性であり、
19は論理入力端子５に第１の入力電圧VI1が印加される
時のMOSFET1の電流−電圧特性であり、又、20は論理入
力端子５に入力電圧VI1よりも大きい第２の入力電圧VI2
が印加される時のMOSFET1の電流−電圧特性である。接
続点15に発生する電圧V15は、18の特性と19あるいは20
の特性の交点21,22で示される。 第６図に、論理入力端子５への入力電圧VIと接続点15
に発生する電圧V15との関係を示す。接続点15に発生す
る電圧V15は、MOSFET1のバックゲート効果の影響を受け
た閾値VTの分だけ、入力電圧VIから低下した特性23を示
す。 従って、接続点15に発生する電圧V15が、MOSFET16,17
で構成されるCMOSインバータの入力閾値に達した時、出
力端子８における論理信号レベルが反転することとな
る。 〔発明が解決しようとする問題点〕 上述した従来の論理回路は以下に示す欠点がある。 一般に、半導体集積回路装置の製造においては、製造
条件のばらつきによる特性のばらつきを伴なうものであ
るが、上述の論理回路におけるばらつきの要素として、
MOSFETの閾値電圧がある。Ｎ型MOSFETの閾値電圧を
VTN，そのばらつきをΔVTN,P型MOSFETの閾値電圧及びそ
のばらつきをそれぞれVTP，ΔVTPで示す。又、Ｐ型MOSF
ET16,N型MOSFET17の電流利得係数をそれぞれBP，BNとす
る。前述の如く、接続点15に発生する電圧V15は、Ｎ型M
OSFET1の閾値電圧VTNにより決まるため、電圧V15はばら
つきΔVTNの影響を受け、特性23と23′との間で変動す
る。 同様に、Ｐ型MOSFET16とＮ型MOSFET17により構成され
るCMOSインバータの入力閾値はばらつきΔVTN，ΔVTPの
影響を受ける。即ち、このCMOSインバータが反転する
時、Ｐ型MOSFET16とＮ型MOSFET17に流れるドレイン電流
が等しくなることより、MOS型FETの飽和領域における電
流式から次の式が成り立つ。 ここで、VDDは電流電圧を示す。 簡略化のため、Ｐ型MOSFET16とＮ型MOSFET17のチャン
ネル長およびチャンネル幅を調整して、BN＝BPが成り立
つよう設定すると、前式より、 となる。 従って、この論理回路は、概略計算ではあるが、全体
として のばらつきがあり、結果として、第６図に示すように、
入力閾値電圧がVI3からVI4の間で変動することとなる。 この変動幅は、使用上および設計上の自由度を制限し
ており、極力、小さくすることが望まれる。 上述した従来の論理回路に対し、本発明はこの論理回
路の入力閾値がMOSFETの閾値電圧VTに影響されることに
着目し、閾値電圧VTの影響を軽減するため、PN接合の順
方向電圧を利用して入力閾値電圧の変動を小さくすると
いう独創的内容を有する。 〔問題点を解決するための手段〕 本発明の論理回路は、論理入力端子に３値の論理レベ
ルの論理入力信号が印加され前記３値の論理レベルのう
ちの最高位レベルの論理入力信号の入力を検出する論理
回路であってゲート電極とドレイン電極がともに前記論
理入力端子に接続されたMOS型FETと、このMOS型FETのソ
ース電極と接地端子とを接続する第１の抵抗素子と、ベ
ース電極がMOS型FETのソース電極に接続されエミッタ電
極が電源端子に接続されコレクタ電極が論理信号出力端
子に接続されたバイポーラトランジスタと、論理信号出
力端子と接地端子とを接続する第２の抵抗素子とを有す
るる。 〔実施例〕 次に、本発明について図面を参照して説明する。 第１図は本発明の第１の実施例を示す回路図である。 同図において、Ｎ型MOSFET1はゲート電極とドレイン
電極とが、ともに論理入力端子５に接続され、ソース電
極は抵抗素子２を介して接地端子６に接続される。 PNP型のバイポーラトランジスタ３は、ベース電極が
Ｎ型MOSFET1のソース電極に接続され、エミッタ電極が
電源端子に接続され、コレクタ電極が抵抗素子４を介し
て接地端子６に接続される。バイポーラトランジスタ３
のコレクタ電極は出力端子８を構成している。 本実施例においては、バイポーラトランジスタ３と抵
抗素子４とで構成されるインバータの入力閾値は、PN接
合の順方向電圧をVBEで示すと、（VDD−VBE）で表わさ
れる。従って、同回路では、論理入力端子５に印加され
る入力信号により接続点15に発生する電圧が（VDD−
VBE）に達した時、出力端子８における論理出力は反転
する。 よって、この回路の入力閾値はＮ型MOSFET1の閾値電
圧VTとバイポーラトランジスタ３のVBEとの製造ばらつ
きの影響を受けるのみであり、VBEの変動が比較的小さ
いことを考えれば、実質的には変動要素はばらつきΔV
TNのみと考え得る。 第３図は、本実施例および次に示す第２の実施例内の
バイポーラトランジスタ３の構造を示す断面図である。
同図において、バイポーラトランジスタ３は、Ｐ型基板
10中に形成されたＮウェル領域11及びＮ型MOSFETのソー
ス・ドレイン領域と同時に形成されるＮ型拡散層14をベ
ース領域とし、Ｎウェル領域11中においてＰ型MOSFETの
ソース・ドレイン領域と同時に形成されるＰ型拡散層
を、Ｐ型エミッタ領域12,P型コレクタ領域13とするもの
である。 第２図は本発明の第２の実施例を示す回路図である。 同図において、Ｎ型MOSFET9が追加され、そのゲート
電極とドレイン電極とがともに論理信号入力端５に接続
され、ソース電極は第１の実施例で示したと同じＮ型MO
SFET1のゲート電極及びドレイン電極に接続される。な
お、第１の実施例における抵抗素子２と４は、MOSFET20
と40を利用して構成している。 本実施例は、論理回路の入力閾値を高くして電源電圧
に対する余裕を改善するもので、接続点115に発生する
電圧が入力電圧に対し２VTNだけ低くなるようにするも
のである。 尚、バイポーラトランジスタ３は第３図に示される構
造に限られるものではなく、又、実施例に示す回路もそ
れに限定されるものではない。電源接地端子を逆にし、
Ｐ型とＮ型を逆にすることにより、負論理形の論理回路
が構成できることが当業者には明らかである。 〔発明の効果〕 以上説明したように、本発明は、論理入力閾値が、従
来は、CMOSインバータを構成するMOSFETの閾値電圧VTに
より決まっていたものを、バイポーラトランジスタのPN
接合の順方向電圧VBEにより決まるようにしたことによ
り、製造条件のばらつきに起因するVTのばらつきが論理
回路の入力閾値に及ぼす影響を軽減できる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図はこれらの
実施例におけるバイポーラトランジスタを示す断面図、
第４図は従来例を示す回路図および第５図，第６図は従
来例の動作を示すための電流−電圧特性図，入出力特性
図である。 1,9,17……Ｎ形MOSFET、2,4……抵抗素子、３……バイ
ポーラトランジスタ、５……論理入力端子、６……接地
端子、７……電源端子、８……出力端子、10……Ｐ型基
板、11……Ｎウェル領域、12……Ｐ型エミッタ領域、13
……Ｐ型コレクタ領域、14……Ｎ型拡散層、15……接続
点、16……Ｐ型MOSFET。
本発明の第２の実施例を示す回路図、第３図はこれらの
実施例におけるバイポーラトランジスタを示す断面図、
第４図は従来例を示す回路図および第５図，第６図は従
来例の動作を示すための電流−電圧特性図，入出力特性
図である。 1,9,17……Ｎ形MOSFET、2,4……抵抗素子、３……バイ
ポーラトランジスタ、５……論理入力端子、６……接地
端子、７……電源端子、８……出力端子、10……Ｐ型基
板、11……Ｎウェル領域、12……Ｐ型エミッタ領域、13
……Ｐ型コレクタ領域、14……Ｎ型拡散層、15……接続
点、16……Ｐ型MOSFET。
Claims (1)
- (57)【特許請求の範囲】 １．論理入力端子に少なくとも３値の論理レベルの論理
入力信号が印加され前記３値の論理レベルのうちの最高
位レベルの論理入力信号の入力を検出する論理回路であ
って、ゲート電極とドレイン電極とがともに前記論理入
力端子に接続されたMOS型電界効果トランジスタと、該M
OS型電界効果トランジスタのソース電極と接地端子とを
接続する第１の抵抗素子と、ベース電極が前記MOS型電
界効果トランジスタのソース電極に接続されエミッタ電
極が電源端子に接続されコレクタ電極が論理信号出力端
子に接続されたバイポーラトランジスタと、前記論理信
号出力端子と接地端子とを接続する第２の抵抗素子とを
有する論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137253A JP2671304B2 (ja) | 1987-05-29 | 1987-05-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137253A JP2671304B2 (ja) | 1987-05-29 | 1987-05-29 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300621A JPS63300621A (ja) | 1988-12-07 |
| JP2671304B2 true JP2671304B2 (ja) | 1997-10-29 |
Family
ID=15194339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62137253A Expired - Lifetime JP2671304B2 (ja) | 1987-05-29 | 1987-05-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671304B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973964A (ja) * | 1972-09-29 | 1974-07-17 |
-
1987
- 1987-05-29 JP JP62137253A patent/JP2671304B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4973964A (ja) * | 1972-09-29 | 1974-07-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63300621A (ja) | 1988-12-07 |
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