JP3325396B2 - 半導体集積回路 - Google Patents

半導体集積回路

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    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/265—Current mirrors using bipolar transistors only

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路、特に定
電流回路としてカレントミラー回路を具備した半導体集
積回路に関する。
【０００２】
【従来の技術】従来からアナログ回路内には、定電流回
路が多く用いられている。この定電流回路の代表的なも
のとしては、カレントミラー回路が知られている。この
カレントミラー回路には電界効果型トランジスタ（以
下、ＦＥＴと称する。）を用いたものやバイポーラトラ
ンジスタを用いたものがある。
【０００３】ＦＥＴを用いたものとしては図３に示すよ
うに、ＦＥＴ３１、３２のそれぞれのゲート端子同士を
接続し、ゲート電極と基準電流設定側のＦＥＴ３１のソ
ース端子またはドレイン端子とを接続し、バックゲート
とドレイン端子またはソース端子を電源に接続した構成
のものが代表的である。電流源としてはＦＥＴ３２の出
力電流３４を用いる。
【０００４】カレントミラー回路の性能を表す数値であ
る、それぞれのＦＥＴからの出力電流の出力電流の比
（以下、ミラー係数と称する。）は１に近い方が望まし
い。このミラー係数を１に近づけるためには、２つのＦ
ＥＴの電気的特性が同一となるような素子を選択し、さ
らに出力電流についてのドレイン電圧依存性を低減する
必要がある。図４にミラー係数のドレイン電圧依存性の
一例を示す。これによればミラー係数を１に近づけるに
は、ドレイン電圧がある程度以上の大きさである必要が
ある。これはドレイン電圧の変化によるチャネル長への
影響が大きく、よってドレイン電圧の出力電流に与える
影響が大きいためである。このミラー係数のドレイン電
圧依存性を低減するには、ＦＥＴの素子サイズを大きく
することや、補償回路を設ける等の対策が必要となる。
【０００５】よって従来のＦＥＴをカレントミラー回路
に用いた場合には、その性能を向上させるために、素子
数を増加させるか素子サイズを大きくさせる必要があ
り、素子サイズの小型化や縮小化、集積化の点において
問題となっている。
【０００６】一方、バイポーラトランジスタを用いたも
のとしては図５に示すように、２つのトランジスタ５
１、５２のそれぞれのベース端子同士を接続し、ベース
端子と基準電流設定側のトランジスタ５１のコレクタ端
子、またはエミッタ端子とを接続し、エミッタ端子また
はコレクタ端子を電源に接続した構造のものが代表的で
ある。電流源としてはトランジスタ５２の出力電流５４
を用いる。
【０００７】ＦＥＴの場合と同様にカレントミラー回路
としては、それぞれのトランジスタの出力電流の比（ミ
ラー係数）は１に近い方が望ましい。トランジスタの電
流増幅率はコレクタ電流とベース電流の比によって決定
されるが、この電流増幅率の値が低いほどコレクタ電流
はベース電流の変化の影響を受け易く、電流増幅率が低
い場合は、２つのトランジスタの出力電流の差が大きく
なるために、ミラー係数も低下する。よってカレントミ
ラー回路に用いるトランジスタとしては、電流増幅率が
高いものを用いるのが望ましいが、高性能なカレントミ
ラー回路を構成するため、コレクタ電流のベース電流の
変動による影響を抑えるために、補償回路を加える等の
対策がとられている。しかしこの結果、素子数が増加し
集積化の点において問題となっている。
【０００８】これら問題点を解決するために、横型バイ
ポーラトランジスタの基板表面上にＭＯＳ(Metal Oxide
Silicon) 構造を形成し、この電極に所定の電圧を印加
することにより、高い電流増幅率を得る素子の構造の検
討が行われている。この素子の構造が示されたものとし
ては、特開昭６３−１３６６６９号公報や特開平６−１
３３９６号公報がある。これらの特許公開公報に記載の
半導体装置は、半導体基板をベース領域として、このベ
ース領域に反対導電型のエミッタ領域及びコレクタ領域
を並列に設けた横型トランジスタにおいて、エミッタ領
域とコレクタ領域との間のベース領域の半導体基板表面
上に絶縁膜を介して導電膜を形成した構造となってい
る。そして導電膜にベース領域を反対導電型化するよう
な電位を印加することにより、この部分にチャネルを形
成し、高い電流増幅率を得ようとするものである。
【０００９】
【発明が解決しようとする課題】本発明は上記に示した
構造である、エミッタ領域とコレクタ領域の間に絶縁膜
を介して導電膜が形成された横型バイポーラトランジス
タを用い、カレントミラー回路を構成する。そしてこの
導電膜に、カレントミラー回路の基準電流に対応したバ
イアス電圧が印加されるような構成とすることにより、
基準電流に応じてチャネル領域の幅が広がり、各トラン
ジスタにおいて動作電流が増加しても十分に高い電流増
幅率を維持させ、従来に比べてミラー係数が高く、且つ
大電流に対応できるカレントミラー回路を構成すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明においてはベース
領域と、このベース領域表面上にエミッタ領域とコレク
タ領域が離間して形成され、少なくとも前記エミッタ領
域と前記コレクタ領域間の前記ベース領域表面上に絶縁
膜を介して形成された導電膜を有する第一及び第二の横
型バイポーラトランジスタを用いてカレントミラー回路
を構成し、前記第一及び第二のトランジスタの導電膜
に、前記第一のトランジスタの出力電流に対応したバイ
アス電圧が印加される構成とする。
【００１１】
【作用】本発明によれば、ベース領域中に形成されるチ
ャネルの幅をこの基準電流に応じて変化させ、電流が大
きい場合でも、各トランジスタの電流増幅率を高いまま
維持することができる。よってベース電流による影響が
ほとんど無視できるためミラー係数が高く、また補償回
路等を必要としないため素子数が少なく、さらに電流駆
動能力の大きいカレントミラー回路を提供することがで
きる。
【００１２】
【実施例】本発明の実施例のカレントミラー回路の回路
図を図１に示す。従来ＦＥＴやバイポーラトランジスタ
でカレントミラー回路を構成した場合で、素子のバック
ゲート電極がある場合は、このバックゲートは電源電位
または接地電位となるように接続していた。本発明にお
けるカレントミラー回路におけるバイポーラトランジス
タは、等価的にＦＥＴとの組み合わせで用いるため、Ｆ
ＥＴとバイポーラトランジスタのそれぞれのバックゲー
トは接続した構造となる。よって素子の記号は、ＦＥＴ
とバイポーラトランジスタを組み合わせた記号で示す。
また以下の説明においては、バイポーラトランジスタの
エミッタ領域、コレクタ領域及びこれらの領域の間のベ
ース領域上の導電膜をゲート電極と称する。
【００１３】本発明の等価回路を図１に示す。本発明の
実施例におけるカレントミラー回路は、２つの横型ＰＮ
Ｐバイポーラトランジスタ１１、１２のベース端子１８
同士を接続し、またトランジスタ１１、１２のエミッタ
端子１６は電源ＶDDに接続して用いる。また基準電流設
定側のトランジスタ１１のコレクタ端子１７はベース端
子１８と同電位となるように接続する。またトランジス
タ１１、１２のゲート電極１９は、基準電流設定側のト
ランジスタ１１のコレクタ端子１７に接続したダイオー
ド１３のカソードと同電位となるように接続して用い
る。これによりコレクタ端子１７とゲート電極１９との
電位差は所望の基準電流１４の電流値に対し、０．７〜
０．８Ｖ程度の範囲で変化する。またカレントミラー回
路としての電流源は、トランジスタ１２の出力電流１５
を用いる。
【００１４】ここでダイオード１３のアノードを基準電
流設定側のコレクタ端子１７に接続し、カソードをトラ
ンジスタ１１、１２のゲート電極１９に接続するのは、
トランジスタ１１に流れるカレントミラー回路の基準電
流１４の電流値に応じて、トランジスタ１１、１２のベ
ース領域に形成されるチャネルの幅を制御するバイアス
電圧を印加するためである。電流値１４が変化するに従
って、ダイオード１３における電圧降下も変化するの
で、ゲート電極に印加されるバイアス電圧もこの基準電
流１４の電流値に従って変化することとなる。よってこ
の基準電流１４の変化によって、トランジスタのベース
領域に形成されるチャネルの幅が伸び縮みするため、基
準電流１４の電流値に応じた幅のチャネルが形成される
こととなる。 またゲート電極へのバイアス手段として
は、ダイオード１３を用いる変わりに電圧降下が０．５
〜１．０Ｖ程度となるような値の抵抗を用いて、基準電
流１４に対応したバイアス電圧がゲート電極に印加され
るようにしてもよい。さらにダイオードと抵抗を組み合
わせて用いてもよい。また抵抗２０については基準電流
１４を発生させるためのものであり、抵抗の他にダイオ
ードやトランジスタ等の負荷素子、またはこれらを組み
合わせたものでよい。
【００１５】本発明によれば電流増幅率が５０ｋ程度で
ある横型バイポーラトランジスタのベース領域上にゲー
ト電極を有する素子を用い、このゲート電極にカレント
ミラー回路の基準電流に対応したバイアス電圧を印加す
ることにより、大電流においても電流増幅率が高くなる
ような構成とする。よって基準電流が大きな領域におい
てもトランジスタ単体の電流増幅率が５０ｋの場合で
は、ミラー係数は０．９９９６となる。
【００１６】これにより、カレントミラー回路のミラー
係数を向上させるために用いていたトランジスタの電流
増幅率を確保するための補償回路が不要となり、回路を
構成する素子数を低減させることができる。さらにＦＥ
Ｔで回路を構成していた場合に比べ、特に大電流領域に
おいて電流増幅率の飽和傾向が少ないために、電流駆動
能力が著しく向上する。またミラー係数のドレイン電圧
依存性が問題とならないために、低電圧の領域より使用
すること及び、素子サイズを小さくすることができる。
さらに、大電流を確保する目的で一つのカレントミラー
回路を構成するために複数のトランジスタを並列に接続
していた場合に比べ、本発明における実施例では電流駆
動能力が向上するため、トランジスタを複数並列に接続
しなくても十分に大電流に対応することができ、その結
果素子数を低減させることができる。勿論さらに大電流
を得たい場合には、トランジスタを複数並列に接続して
用いることも可能である。
【００１７】続いて本発明のカレントミラー回路の断面
図を図２に示す。図示するように、本発明のカレントミ
ラー回路の断面図は、Ｐ型半導体基板２１中に形成され
たＮ型ウェル領域をベース領域２２として、基板の表面
上に離間して、ベース領域２２に対し反対導電型のコレ
クタ領域２３とエミッタ領域２４が形成され、このコレ
クタ領域２３とエミッタ領域２４間のベース領域２２表
面上に、絶縁膜２５を介してゲート電極２６が形成され
た構造となっている。
【００１８】また図中の点線で囲って示すように、本発
明のカレントミラー回路に用いる横型ＰＮＰバイポーラ
トランジスタ１１、１２は、ウェル領域をベース領域２
２として、コレクタ領域２３とエミッタ領域２４及び絶
縁膜２５を介して形成されたゲート電極２６により構成
されている。
【００１９】従来の横型バイポーラトランジスタは、通
常２つのコレクタ領域の間にエミッタ領域が形成された
構造となっている。本発明においては、コレクタ領域２
３とエミッタ領域２４の間のゲート電極２６を２箇所に
形成し、エミッタ領域２４を共通で用いることにより、
１つのウェル領域２２にバイポーラトランジスタを２つ
形成することができ、よって回路の集積化を図ることが
できる。またウェル領域２２に２つのトランジスタを形
成することにより、２つのトランジスタのベース端子
は、埋め込み層２７により接続されていることとなり、
基板上での配線が不要となる。さらにエミッタ領域２４
は２つのトランジスタで共通であり、電源に接続する配
線は１本でよい。よって配線を形成するための形成工程
や、スペース及び設計上の制約を低減させることができ
る。
【００２０】またコレクタ領域２３、エミッタ領域２４
間のゲート電極２６へのバイアス手段としてのダイオー
ド２８は、例えば上記２つのトランジスタが形成されて
いる領域の隣接する領域に、基板とは反対導電型の不純
物を導入しＰＮ接合により形成する。そしてこのＰＮ接
合のそれぞれに電極を形成し、この２つの電極とトラン
ジスタのコレクタ端子２３及びゲート電極２６とをそれ
ぞれ接続する。またバイアス手段として抵抗を用いる場
合には、所望の抵抗値となるように多結晶シリコン膜中
に所定の濃度の不純物を導入することにより形成しても
よいし、半導体基板中に所定の濃度の導電型の不純物を
導入し、拡散抵抗を形成してもよい。
【００２１】上記実施例においてはＰ型のＭＯＳとＰＮ
Ｐ型トランジスタの例について示したが、これと反対導
電型のＭＯＳやトランジスタを用いることも可能であ
る。またトランジスタと電源との間に抵抗を接続するこ
とにより、小さな電流を発生させたり、素子の電気的特
性のばらつきを抑制することができることは、従来と同
様である。
【００２２】
【発明の効果】本発明によれば電流源として用いられる
カレントミラー回路に用いられる各トランジスタにおい
て、電流値が大きな領域においてもベース電流による影
響がほとんど無視できるため、ミラー係数が高くまた補
償回路等を必要としない。補償回路等を必要としないた
めに、回路を構成するための素子数が少なく、さらに電
流駆動能力の大きいカレントミラー回路を提供すること
ができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す回路図。
【図２】本発明の実施例に用いるトランジスタの断面
図。
【図３】従来のカレントミラー回路図。
【図４】ミラー係数のドレイン電圧依存性を示す特性
図。
【図５】従来のカレントミラー回路図。
【符号の説明】
１１、１２ 横型ＰＮＰバイポーラトランジスタ １３、２８ ダイオード １４ 基準電流 １５、３４、５４ 出力電流 １６ エミッタ端子 １７ コレクタ端子 １８ ベース端子 １９ ゲート電極 ２０ 抵抗 ２１ Ｐ型半導体基板 ２２ ベース領域 ２３ コレクタ領域 ２４ エミッタ領域 ２５ 絶縁膜 ２６ ゲート電極 ２７ 埋め込み層 ３１、３２ ＦＥＴ ３３、５３ 基準電流 ５１、５２ トランジスタ

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 第一導電型のベース領域と、このベース
    領域表面上に形成された第二導電型のエミッタ領域と、
    このエミッタ領域と離間して前記ベース領域表面上に形
    成された第二導電型の第一及び第二のコレクタ領域と、
    前記エミッタ領域と前記第一及び第二のコレクタ領域間
    の前記ベース領域表面上に絶縁膜を介して形成された第
    一及び第二の導電膜を有し、前記エミッタ領域及び前記
    コレクタ領域のそれぞれはエミッタ端子及びコレクタ端
    子を構成する第一及び第二の横型バイポーラトランジス
    タと、前記第一及び第二の導電膜に、 前記第一のトランジスタ
    の出力電流に対応したバイアス電圧を印加する手段とを
    有し、 前記第一のトランジスタの前記コレクタ端子を前記第一
    のトランジスタの前記ベース領域に接続し、前記第一の
    トランジスタの出力電流を基準電流とし、前記第二のト
    ランジスタの出力電流を電流源とすることを特徴とする
    カレントミラー回路を有する半導体集積回路。
  2. 【請求項２】 前記バイアス電圧を印加する手段は、第
    一のトランジスタのコレクタ端子と、前記導電膜との間
    に接続されていることを特徴とする請求項１記載のカレ
    ントミラー回路を有する半導体集積回路。
  3. 【請求項３】 前記バイアス電圧を印加する手段は、前
    記基準電流に対応して前記導電膜に対し、前記第一トラ
    ンジスタの出力電圧の電圧降下を生じさせる素子である
    ことを特徴とする請求項２記載のカレントミラー回路を
    有する半導体集積回路。
  4. 【請求項４】 前記バイアス電圧を印加する手段は、抵
    抗またはダイオードであることを特徴とする請求項３記
    載のカレントミラー回路を有する半導体集積回路。
  5. 【請求項５】 前記バイアス電圧は前記第一及び第二の
    トランジスタの前記エミッタ領域と前記コレクタ領域間
    の前記ベース領域に形成されるチャネル幅を変化させる
    ことを特徴とする請求項１記載のカレントミラー回路を
    有する半導体集積回路。
  6. 【請求項６】 前記第一及び第二のトランジスタは同一
    のウェル内に形成されることを特徴とする請求項１記載
    のカレントミラー回路を有する半導体集積回路。
  7. 【請求項７】 前記第一及び第二のトランジスタはエミ
    ッタ領域を共有することを特徴とする請求項６記載のカ
    レントミラー回路を有する半導体集積回路。
  8. 【請求項８】 第一導電型のベース領域と、このベース
    領域表面上に第二導電型のコレクタ領域とコレクタ領域
    が離間して形成された第一及び第二横型バイポーラトラ
    ンジスタを有し、前記第一及び第二トランジスタのエミ
    ッタ領域またはコレクタ領域の一方を入力端子、他方を
    出力端子とし、前記第一及び第二トランジスタのベース
    領域を互いに接続し、前記第一トランジスタの出力端子
    と前記第一トランジスタのベース領域を同電位となるよ
    うに接続し、前記第一トランジスタの出力を基準電流と
    し、前記第二トランジスタの出力を電流源とするカレン
    トミラー回路を具備し、前記第一及び第二トランジスタ
    の前記エミッタ領域とコレクタ領域間の前記ベース領域
    表面上に絶縁膜を介して導電膜が形成され、この導電膜
    に前記基準電流に対応したバイアス電圧が印加されるこ
    とを特徴とするカレントミラー回路を有する半導体集積
    回路。
  9. 【請求項９】 半導体基板表面より前記半導体基板内に
    形成された第一導電型の第一領域と、 前記半導体基板表面の前記第一領域内に形成された第二
    導電型の第二領域と、 この第二領域に離間して前記半導体基板表面の前記第一
    領域内に形成された第二導電型の第三領域と、 前記第三領域に離間して前記半導体基板表面の前記第一
    領域内に形成された第二導電型の第四領域と、 前記第二領域と前記第四領域との間に前記半導体基板表
    面上に第一絶縁膜を介して形成された第一導電膜と、 前記第三領域と前記第四領域との間の前記半導体基板表
    面上に第二絶縁膜を介して形成された第二導電膜と、 第一負荷素子と、 第二負荷素子と、 前記第二領域と前記第一領域とを接続する第一配線と、 前記第一配線と前記第一負荷素子の入力端子とを接続す
    る第二配線と、 前記第一負荷素子の出力端子と前記第二負荷素子の入力
    端子とを接続する第三配線と、 前記第二負荷素子の出力端子と出力電圧とを接続する第
    四配線と、 前記第一負荷素子の出力端子と前記第一導電膜とを接続
    する第五配線と、 前記 第四領域と入力電圧とを接続する第六配線と、 前記第四領域に接続された第七配線とを具備することを
    特徴とするカレントミラー回路を有する半導体集積回
    路。
JP19501494A 1994-08-19 1994-08-19 半導体集積回路 Expired - Lifetime JP3325396B2 (ja)

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