JPH0468792B2 - - Google Patents
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- JPH0468792B2 JPH0468792B2 JP56032932A JP3293281A JPH0468792B2 JP H0468792 B2 JPH0468792 B2 JP H0468792B2 JP 56032932 A JP56032932 A JP 56032932A JP 3293281 A JP3293281 A JP 3293281A JP H0468792 B2 JPH0468792 B2 JP H0468792B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は順方向立ち上がり電圧を所望の値に設
定できる新規な２端子素子の構造に関する。特に
２端子素子の順方向立ち上がり電圧の新規な設計
論に関する。
定できる新規な２端子素子の構造に関する。特に
２端子素子の順方向立ち上がり電圧の新規な設計
論に関する。
半導体集積回路の高密度化には低消費電力化が
必要であり、本発明者の提案に係る特許第968336
号（特公昭46−28405号）及び特許第968337号
（特公昭46−57768号）等において明らかにしたよ
うに、静電誘導トランジスタは大電力、高耐圧、
大電流、低歪、低雑音、低消費電力高速動等いず
れの面においても優れており、その温度特性も含
めて、従来のバイポーラトランジスタや電界効果
トランジスタに比べて、優れた面のきわめて多い
トランジスタであり、又、論理回路の駆動回路に
静電誘導トランジスタを組み込んだ場合も、1V
以下の電源電圧で動作する低消費電力性を示す。
また大電力用回路においても立ち上がり電圧の小
さいダイオードが待望されている。
必要であり、本発明者の提案に係る特許第968336
号（特公昭46−28405号）及び特許第968337号
（特公昭46−57768号）等において明らかにしたよ
うに、静電誘導トランジスタは大電力、高耐圧、
大電流、低歪、低雑音、低消費電力高速動等いず
れの面においても優れており、その温度特性も含
めて、従来のバイポーラトランジスタや電界効果
トランジスタに比べて、優れた面のきわめて多い
トランジスタであり、又、論理回路の駆動回路に
静電誘導トランジスタを組み込んだ場合も、1V
以下の電源電圧で動作する低消費電力性を示す。
また大電力用回路においても立ち上がり電圧の小
さいダイオードが待望されている。
論理回路の負荷素子としての２端子素子（ダイ
オード）の特性も1V以下の立ち上がり電圧のも
のが待望されるが、従来の半導体ダイオードは、
材料の拡散電位たとえばシリコンでは約1Vで急
激に電流が流れ、1V以下の他の電圧での立ち上
がり電圧の設定は不可能であつた。武石喜幸、金
山宏監訳「MOS集積回路」に示されているよう
に、MOSトンジスタのゲートとドレインを接続
することにより２端子素子と用いると材料の拡散
電位によらない立ち上がり電圧が得られるが、第
１図に示すように1V以上の大きな電圧から立ち
上がり、また立ち上がり特性も比較的ゆるやかな
電流−電圧特性を示すため電流レベルに応じて電
圧が変化して完全な定電圧特性ではなく、また、
1V以下の電源電圧で動作する論理回路に適用す
る急峻な立ち上がりを示す電圧レベル設定用の負
荷素子としては不適であつた。従来の半導体ダイ
オードでは、立ち上がり電圧を小さくするために
は、材料を変更し、たとえばGeを選べば0.5V程
度には出来るが、Geは熱的に不安定で、大電力
用素子の材料としては不適で用途が限定されてし
まう。また材料を変更しても、使える材料として
限定があり、任意の立ち上がり電圧を選べない欠
点があつた。
オード）の特性も1V以下の立ち上がり電圧のも
のが待望されるが、従来の半導体ダイオードは、
材料の拡散電位たとえばシリコンでは約1Vで急
激に電流が流れ、1V以下の他の電圧での立ち上
がり電圧の設定は不可能であつた。武石喜幸、金
山宏監訳「MOS集積回路」に示されているよう
に、MOSトンジスタのゲートとドレインを接続
することにより２端子素子と用いると材料の拡散
電位によらない立ち上がり電圧が得られるが、第
１図に示すように1V以上の大きな電圧から立ち
上がり、また立ち上がり特性も比較的ゆるやかな
電流−電圧特性を示すため電流レベルに応じて電
圧が変化して完全な定電圧特性ではなく、また、
1V以下の電源電圧で動作する論理回路に適用す
る急峻な立ち上がりを示す電圧レベル設定用の負
荷素子としては不適であつた。従来の半導体ダイ
オードでは、立ち上がり電圧を小さくするために
は、材料を変更し、たとえばGeを選べば0.5V程
度には出来るが、Geは熱的に不安定で、大電力
用素子の材料としては不適で用途が限定されてし
まう。また材料を変更しても、使える材料として
限定があり、任意の立ち上がり電圧を選べない欠
点があつた。
本発明の目的は、上記の問題を解決するために
なされたもので、静電誘導効果を用いた新規な構
造により、所望の値に設定可能な順方向立ち上が
り電圧を有しかつ定電圧特性の良好な２端子素子
（ダイオード）を提供することである。本発明の
他の目的は、所望の順方向立ち上がり電圧を有し
た２端子素子を得るための新規な設計論を提供す
ることである。本発明のさらに他の目的は極めて
急峻な立ち上がり特性を有し、電流値にほとんど
依存しない理想的な電圧レベル設定用電圧ダイオ
ードを提供することである。
なされたもので、静電誘導効果を用いた新規な構
造により、所望の値に設定可能な順方向立ち上が
り電圧を有しかつ定電圧特性の良好な２端子素子
（ダイオード）を提供することである。本発明の
他の目的は、所望の順方向立ち上がり電圧を有し
た２端子素子を得るための新規な設計論を提供す
ることである。本発明のさらに他の目的は極めて
急峻な立ち上がり特性を有し、電流値にほとんど
依存しない理想的な電圧レベル設定用電圧ダイオ
ードを提供することである。
静電誘導トランジスタ（SIT）はチヤンネル幅
を狭くして、チヤンネルの不純物密度を低く設定
すれば、零ゲートバイアス状態でチヤンネルが完
全にピンチオフし、ソース全面に高い電位障壁が
形成され、遮断状態ができ、ノーマリー・オフ
SITが形成される。本発明では、ノーマリー・オ
フSITと類似の構造を用い、従来のダイオードの
ようにpn接合の拡散電位で決まる電位障壁では
なく、構造で決定される電位障壁で遮断状態を実
現する。
を狭くして、チヤンネルの不純物密度を低く設定
すれば、零ゲートバイアス状態でチヤンネルが完
全にピンチオフし、ソース全面に高い電位障壁が
形成され、遮断状態ができ、ノーマリー・オフ
SITが形成される。本発明では、ノーマリー・オ
フSITと類似の構造を用い、従来のダイオードの
ようにpn接合の拡散電位で決まる電位障壁では
なく、構造で決定される電位障壁で遮断状態を実
現する。
ゲートをソースと同電位に保つた状態で実質的
に遮断状態にあるSITは、ゲートないしはドレイ
ンをある値以上に順バイアスすることによつて導
通させることができる。もともとドレイン電圧の
増加に対してドレイン電流が不飽和的に指数関数
則で立ち上がる静電誘導トランジスタのゲートを
ドレインと接続すると、第３図に示したようにド
レイン電圧がそのままゲート電圧となるので所定
の電圧で指数関数則よりもさらに急激にドレイン
電流が立ち上がる２端子素子を形成できる。ノー
マリー・オフSITの場合、チヤンネル幅をlgとし
てチヤンネルの不純物密度をｎ，n+領域とp+領
域の間に現われる拡散電位をVdifとすると、チヤ
ンネル中ソース前面に現われる電位障壁の高さ
VBは近似的に VB≒η（Vdif−ne／8εlg2） …(1) で与えられる。ｅは単位電荷、εは誘電率、ηは
構造から決まる係数で、lgが短ければ１に近い値
である。この式は中性領域から空間電荷領域への
遷移領域が急峻であるとして求められており、実
際の使用温度では必ずしも正しくないので補正係
数ηが導入されている。Vdifはシリコンで1V程度
である。動作時には、ドレイン電圧Vd、ゲート
電圧Vgが加わる。ゲート電位は電位障壁を引き
下げてSITを導通状態にさせるべく順方向に加わ
るから、その時の電位障壁の高さVBは、 VB≒η（Vdif−Vg−Vd／μ−ne／8εlg2） …(2) となる。μは構造で決まる定数で、SITの電圧増
幅率に相当する。VBが0.1〜0.2V程度あるいはそ
れ以下になると、障壁を越えるキヤリアの量が増
加し、SITは導通する。本発明のダイオードの２
端子間に印加する電圧をVaとすれば、(2)式は VB≒η（Vdif−（１＋１／μ）Va−ne／8εlg2）…(3
) となる。(3)式においてlgおよびｎの値を選ぶこと
によりVBがかなりの範囲内内で任意に選択する
ことができるので、種々の論理回路に用いられる
SITを導通状態にするためのソース・ドレイン間
電圧の所望の電圧値でしきい値動作を行う電圧レ
ベル設定用２端子素子が形成される。
に遮断状態にあるSITは、ゲートないしはドレイ
ンをある値以上に順バイアスすることによつて導
通させることができる。もともとドレイン電圧の
増加に対してドレイン電流が不飽和的に指数関数
則で立ち上がる静電誘導トランジスタのゲートを
ドレインと接続すると、第３図に示したようにド
レイン電圧がそのままゲート電圧となるので所定
の電圧で指数関数則よりもさらに急激にドレイン
電流が立ち上がる２端子素子を形成できる。ノー
マリー・オフSITの場合、チヤンネル幅をlgとし
てチヤンネルの不純物密度をｎ，n+領域とp+領
域の間に現われる拡散電位をVdifとすると、チヤ
ンネル中ソース前面に現われる電位障壁の高さ
VBは近似的に VB≒η（Vdif−ne／8εlg2） …(1) で与えられる。ｅは単位電荷、εは誘電率、ηは
構造から決まる係数で、lgが短ければ１に近い値
である。この式は中性領域から空間電荷領域への
遷移領域が急峻であるとして求められており、実
際の使用温度では必ずしも正しくないので補正係
数ηが導入されている。Vdifはシリコンで1V程度
である。動作時には、ドレイン電圧Vd、ゲート
電圧Vgが加わる。ゲート電位は電位障壁を引き
下げてSITを導通状態にさせるべく順方向に加わ
るから、その時の電位障壁の高さVBは、 VB≒η（Vdif−Vg−Vd／μ−ne／8εlg2） …(2) となる。μは構造で決まる定数で、SITの電圧増
幅率に相当する。VBが0.1〜0.2V程度あるいはそ
れ以下になると、障壁を越えるキヤリアの量が増
加し、SITは導通する。本発明のダイオードの２
端子間に印加する電圧をVaとすれば、(2)式は VB≒η（Vdif−（１＋１／μ）Va−ne／8εlg2）…(3
) となる。(3)式においてlgおよびｎの値を選ぶこと
によりVBがかなりの範囲内内で任意に選択する
ことができるので、種々の論理回路に用いられる
SITを導通状態にするためのソース・ドレイン間
電圧の所望の電圧値でしきい値動作を行う電圧レ
ベル設定用２端子素子が形成される。
本発明は、アノードもしくはカソードである第
１主電極領域と第２主電極領域を第１導電型を高
不純物密度の第１の半導体領域及び第２の半導体
領域とで形成し、この間に形成された第３の半導
体領域中に電流を流す。第３の半導体領域を挾む
ように形成した第２導電型高不純物密度の第４の
半体領域によつて、第３の半導体領域中の電位障
壁を形成する。第４の半導体領域と第２の半導体
領域とは金属もしくはポリシリコン等で接続され
ている。本発明のダイオードの電位障壁の高さ
VBは、第３の半導体領域の不純物密度ｎと、第
４の半導体領域相互の間隔lgの値を選ぶことによ
つて(3)式で決定されるように所望の値にすること
ができる。
１主電極領域と第２主電極領域を第１導電型を高
不純物密度の第１の半導体領域及び第２の半導体
領域とで形成し、この間に形成された第３の半導
体領域中に電流を流す。第３の半導体領域を挾む
ように形成した第２導電型高不純物密度の第４の
半体領域によつて、第３の半導体領域中の電位障
壁を形成する。第４の半導体領域と第２の半導体
領域とは金属もしくはポリシリコン等で接続され
ている。本発明のダイオードの電位障壁の高さ
VBは、第３の半導体領域の不純物密度ｎと、第
４の半導体領域相互の間隔lgの値を選ぶことによ
つて(3)式で決定されるように所望の値にすること
ができる。
本発明の２端子素子は指数関数則よりも急峻に
立ち上がるので、論理回路の負荷として用いる場
合電流不安定性を生ずる場合も起きる。この時に
は、電流上限設定用のFETを電圧レベル設定用
２端子素子に接続しておけばよい。
立ち上がるので、論理回路の負荷として用いる場
合電流不安定性を生ずる場合も起きる。この時に
は、電流上限設定用のFETを電圧レベル設定用
２端子素子に接続しておけばよい。
第２図ａ乃至ｃに本発明の実施例に係る構造図
を示す。図中１はカソード領域、２はアノード領
域、３は補助アノード領域で、電流通路４中に電
位障壁を形成する。１１はカソード電極のアルミ
ニウム、１２はアルミニウムで補助アノード領域
３とアノード領域２とを接続する。第２図ａでは
低抵抗ポリシリコン層１４とアルミニウム層１２
とでアノードと補助アノードとを接続している。
１５は絶縁層の酸化膜である。(1)式でη＝0.7と
した時電位障壁の高さがほぼ拡散電位の半分にな
るときの補助アノード領域相互の間隔lgと不純物
密度ｎの関係はシリコンで nlg2＝1.38×1015 …(2) で与えられる。ｎはcm-3、lgはμｍの単位であ
る。この式を満すｎとlgの具体的な数値は、たと
えばｎ＝１×1012cm-3、１×1013cm-3、１×1014
cm-3、１×1015cm-3、１×1016cm-3のとき、それ
ぞれlg＝37μｍ、11.7μｍ、3.7μｍ、1.17μｍ、
0.37μｍである。
を示す。図中１はカソード領域、２はアノード領
域、３は補助アノード領域で、電流通路４中に電
位障壁を形成する。１１はカソード電極のアルミ
ニウム、１２はアルミニウムで補助アノード領域
３とアノード領域２とを接続する。第２図ａでは
低抵抗ポリシリコン層１４とアルミニウム層１２
とでアノードと補助アノードとを接続している。
１５は絶縁層の酸化膜である。(1)式でη＝0.7と
した時電位障壁の高さがほぼ拡散電位の半分にな
るときの補助アノード領域相互の間隔lgと不純物
密度ｎの関係はシリコンで nlg2＝1.38×1015 …(2) で与えられる。ｎはcm-3、lgはμｍの単位であ
る。この式を満すｎとlgの具体的な数値は、たと
えばｎ＝１×1012cm-3、１×1013cm-3、１×1014
cm-3、１×1015cm-3、１×1016cm-3のとき、それ
ぞれlg＝37μｍ、11.7μｍ、3.7μｍ、1.17μｍ、
0.37μｍである。
したがつて本発明のダイオードでは、遮断時の
電圧（Vac）と導通時の電圧（Vao）において、
たとえば η（Vdif−（１＋１／μ）Vac−ne／8εlg2）＞0.25V…
(4) η（Vdif−（１＋１／μ）Vao−ne／8εlg2）＜0.15V…
(5) となるように、η、lg、μを選べば良い。例え
ば、前述したシリコンでη＝１、Vdif＝1V、nlg2
＝1.38×1015の場合、シリコンの比誘電率ε* Siは
11.8であるからε＝ε0ε* Siとして（ε0は真空の誘電
率）Vdif−ne／8εlg2＝１−0.26＝0.74Vであるから (4)、(5)式はそれぞれ となる。つまりμ＝10とすればVac＜0.45V、
Vao＞0.54V、μ＝∞とすればVac＜0.49V、Vao
＞0.59V、μ＝１とすればVac＜0.25V、Vao＞
0.30Vとなる。μはSITの電圧増幅率に相当する
ので、μの値はSITの設計に従つて容易に選定で
きる。ダイオードの順方向立ち上がり電圧はVac
とVaoとの中間にあるので、η、lg、μ、ｎを選
ぶことにより、Vdif1V以下の任意の値にダイオ
ードの順方向立ち上がり電圧が設定できることが
わかる。上述した例では0.3〜0.6Vの値でしきい
値動作を示しているが、η、lg、μ、ｎの選定に
より他の値も得ることができる。いずれにしても
通常のpn接合ダイオードにおいてはこのような
低い立ち上がり電圧のしきい値動作は不可能であ
る。
電圧（Vac）と導通時の電圧（Vao）において、
たとえば η（Vdif−（１＋１／μ）Vac−ne／8εlg2）＞0.25V…
(4) η（Vdif−（１＋１／μ）Vao−ne／8εlg2）＜0.15V…
(5) となるように、η、lg、μを選べば良い。例え
ば、前述したシリコンでη＝１、Vdif＝1V、nlg2
＝1.38×1015の場合、シリコンの比誘電率ε* Siは
11.8であるからε＝ε0ε* Siとして（ε0は真空の誘電
率）Vdif−ne／8εlg2＝１−0.26＝0.74Vであるから (4)、(5)式はそれぞれ となる。つまりμ＝10とすればVac＜0.45V、
Vao＞0.54V、μ＝∞とすればVac＜0.49V、Vao
＞0.59V、μ＝１とすればVac＜0.25V、Vao＞
0.30Vとなる。μはSITの電圧増幅率に相当する
ので、μの値はSITの設計に従つて容易に選定で
きる。ダイオードの順方向立ち上がり電圧はVac
とVaoとの中間にあるので、η、lg、μ、ｎを選
ぶことにより、Vdif1V以下の任意の値にダイオ
ードの順方向立ち上がり電圧が設定できることが
わかる。上述した例では0.3〜0.6Vの値でしきい
値動作を示しているが、η、lg、μ、ｎの選定に
より他の値も得ることができる。いずれにしても
通常のpn接合ダイオードにおいてはこのような
低い立ち上がり電圧のしきい値動作は不可能であ
る。
論理回路は、入力の“Ｏ”、“１”に対応する電
圧レベルの信号を論理演算して論理出力を与える
ものであるから、雑音余裕度や各トランジスタの
動作に支障をきたさない限り、信号レベルは低く
設定されることが好ましい。低い動作電圧で明確
なしきい値動作を行なう高速度回路素子は論理回
路自身の改良を可能にする。能動素子の負荷とし
て抵抗を用いると抵抗両端の電圧は電流に対して
線形な関係を有するのみである。本発明のダイオ
ードを用いれば、極めて小さなしきい値電圧を有
した非線形負荷が実現できる。
圧レベルの信号を論理演算して論理出力を与える
ものであるから、雑音余裕度や各トランジスタの
動作に支障をきたさない限り、信号レベルは低く
設定されることが好ましい。低い動作電圧で明確
なしきい値動作を行なう高速度回路素子は論理回
路自身の改良を可能にする。能動素子の負荷とし
て抵抗を用いると抵抗両端の電圧は電流に対して
線形な関係を有するのみである。本発明のダイオ
ードを用いれば、極めて小さなしきい値電圧を有
した非線形負荷が実現できる。
本発明の構造を並列に多数並べたマルチチヤン
ネル構造とすれば大電力用高速ダイオードとして
も応用できる。
ネル構造とすれば大電力用高速ダイオードとして
も応用できる。
本発明では電位障壁を形成するのにpn接合を
用いているが、シヨツトキー型でも絶縁ゲート型
でも良いことはもちろんである。
用いているが、シヨツトキー型でも絶縁ゲート型
でも良いことはもちろんである。
ここで述べた構造はすべて現在公知の結晶技
術、加工技術により、容易に構造できる。
術、加工技術により、容易に構造できる。
本発明の構造によれば、(4)、(5)式で示したよう
にダイオードの遮断時の電圧（Vac）と導通時の
電圧（Vao）を任意に選べるので、ダイオードの
設計が容易でしかも0.3V〜0.6Vなどの低電圧動
作用の論理回路の負荷素子等に応用できる。本発
明によれば、電流電圧特性が指数関数則である静
電誘導トランジスタを基礎としているため、２端
子素子としては指数関数則よりもさらに急峻な立
ち上がりを示し、流れる電流値に依存せずほぼ一
定の電圧が保てる理想的な電圧レベル設定用素子
が実現できる。さらに本発明の構造によれば、
pn接合の拡散電位以下の小さな順方向電圧で動
作することが出来るので、少数キヤリアの注入が
極めて小さくできる。したがつて、少数キヤリア
の蓄積効果もなく、極めて高速のスイツチングが
可能となる。
にダイオードの遮断時の電圧（Vac）と導通時の
電圧（Vao）を任意に選べるので、ダイオードの
設計が容易でしかも0.3V〜0.6Vなどの低電圧動
作用の論理回路の負荷素子等に応用できる。本発
明によれば、電流電圧特性が指数関数則である静
電誘導トランジスタを基礎としているため、２端
子素子としては指数関数則よりもさらに急峻な立
ち上がりを示し、流れる電流値に依存せずほぼ一
定の電圧が保てる理想的な電圧レベル設定用素子
が実現できる。さらに本発明の構造によれば、
pn接合の拡散電位以下の小さな順方向電圧で動
作することが出来るので、少数キヤリアの注入が
極めて小さくできる。したがつて、少数キヤリア
の蓄積効果もなく、極めて高速のスイツチングが
可能となる。
第１図は従来のMOSトランジスタのゲートと
ドレインとを接続した場合の電流・電圧特性、第
２図は本発明の構造例を示す断面図、第３図は本
発明の２端子素子の電流−電圧特性である。 １…カソード領域、２…アノード領域、３…補
助アノード領域、４…低不純物密度領域、１１，
１２…アルミニウム、１４…ポリシリコン、１５
…酸化膜、１６…基板。
ドレインとを接続した場合の電流・電圧特性、第
２図は本発明の構造例を示す断面図、第３図は本
発明の２端子素子の電流−電圧特性である。 １…カソード領域、２…アノード領域、３…補
助アノード領域、４…低不純物密度領域、１１，
１２…アルミニウム、１４…ポリシリコン、１５
…酸化膜、１６…基板。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高不純物密度の第１の半導体領域
１及び第２の半導体領域２と前記第１、第２の半
導体領域の間に隣接して形成された第１導電型低
不純物密度の第３の半導体領域４と、前記第３の
半導体領域を挾むように対をなして形成された第
２導電型高不純物密度の第４の半導体領域３と、
前記第２の半導体領域と前記第４の半導体領域と
を接続する低抵抗層１２，１４とから少なく共構
成され、前記第１の半導体領域を第１主電極領
域、前記第２の半導体領域を第２主電極領域と
し、所望の遮断時電圧（Vac）および導通時電圧
（Vao）を得るべく、ｅを単位電荷、εを誘電率、
Vdifを拡散電位とした時、前記第４の半導体領域
相互の間隔（lg）、前記第３の半導体領域の不純
物密度(n)、構造で決まる定数（η、及びμ）が、
η（Vdif−（１＋１／μ）Vac−ne／8εlg2）＞0.25Vお
よび η（Vdif−（１＋１／μ）Vao−ne／8εlg2）＜0.15Vを
共に 満足すべく選ばれた電圧レベル設定用２端子素子
であることを特徴とする静電誘導型半導体装置。 ２ 第１導電型高不純物密度の第１の半導体領域
１及び第２の半導体領域２と前記第１、第２の半
導体領域の間に隣接して形成された第１導電型低
不純物密度の第３の半導体領域４と、前記第３の
半導体領域を挾むように対をなして形成された第
２導電型高不純物密度の第４の半導体領域３と、
前記第２の半導体領域と前記第４の半導体領域と
を接続する低抵抗層１２，１４とから少なく共構
成され、前記第１の半導体領域を第１主電極領
域、前記第２の半導体領域を第２主電極領域と
し、所望の遮断時電圧（Vac）および導通時電圧
（Vao）を得るべく、ｅを単位電荷、εを誘電率、
Vdifを拡散電位とした時、前記第４の半導体領域
相互の間隔（lg）、前記第３の半導体領域の不純
物密度(n)、構造で決まる定数（η、及びμ）が、
η（Vdif−（１＋１／μ）Vac−ne／8εlg2）＞0.25Vお
よび η（Vdif−（１＋１／μ）Vao−ne／8εlg2）＜0.15Vを
共に 満足すべく選ばれた電圧レベル設定用２端子素子
と電流上限設定用FETとが接続されたことを特
徴とする静電誘導型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293281A JPS56138957A (en) | 1981-03-07 | 1981-03-07 | Electrostatic induction type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293281A JPS56138957A (en) | 1981-03-07 | 1981-03-07 | Electrostatic induction type semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52005093A Division JPS6048933B2 (ja) | 1977-01-19 | 1977-01-19 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56138957A JPS56138957A (en) | 1981-10-29 |
| JPH0468792B2 true JPH0468792B2 (ja) | 1992-11-04 |
Family
ID=12372691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293281A Granted JPS56138957A (en) | 1981-03-07 | 1981-03-07 | Electrostatic induction type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56138957A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638342A (en) * | 1982-09-17 | 1987-01-20 | International Business Machines Corporation | Space charge modulation device |
| JP2808213B2 (ja) * | 1992-07-15 | 1998-10-08 | 尚茂 玉蟲 | 埋込み構造もしくは切込み構造を有する静電誘導ダイオード |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390774A (en) * | 1977-01-19 | 1978-08-09 | Handotai Kenkyu Shinkokai | Ic |
-
1981
- 1981-03-07 JP JP3293281A patent/JPS56138957A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390774A (en) * | 1977-01-19 | 1978-08-09 | Handotai Kenkyu Shinkokai | Ic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56138957A (en) | 1981-10-29 |
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