JPS5918870B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5918870B2 JPS5918870B2 JP52055778A JP5577877A JPS5918870B2 JP S5918870 B2 JPS5918870 B2 JP S5918870B2 JP 52055778 A JP52055778 A JP 52055778A JP 5577877 A JP5577877 A JP 5577877A JP S5918870 B2 JPS5918870 B2 JP S5918870B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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Description
【発明の詳細な説明】
本発明は、静電誘導トランジスタを有する低電力、高速
度で動作する半導体集積回路に関する。
度で動作する半導体集積回路に関する。
高入力インピーダンスであつて次段との直結が行え、駆
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流・電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。倒立型静電誘導トランジスタ
を含むＩＩＬ相当の回路形式に構成された静電誘導トラ
ンジスタ集積回路は、本願発明者により、たとえば特願
昭５０−１４６５８８号及び特願昭５１一９２４６７号
において提案され、基本回路部の等価回路は第１図ａの
ように示され、その構造の一例は第１図ｂの如くなる。
第１図は１入力、２出力の場合である。ｐ＋領域１、２
がインジェクタとして動作するラテラル・バイポーラト
ランジスタのエミッタ、コレクタである。
動電力をほとんど必要とせず、消費電力が少く、しかも
高密度化が容易で、不飽和型電流・電圧特性を示して変
換コンダクタンスが大きく、ファン・アウト数が多くと
れ、高速度で動作する静電誘導トランジスタは、集積回
路にきわめて適している。倒立型静電誘導トランジスタ
を含むＩＩＬ相当の回路形式に構成された静電誘導トラ
ンジスタ集積回路は、本願発明者により、たとえば特願
昭５０−１４６５８８号及び特願昭５１一９２４６７号
において提案され、基本回路部の等価回路は第１図ａの
ように示され、その構造の一例は第１図ｂの如くなる。
第１図は１入力、２出力の場合である。ｐ＋領域１、２
がインジェクタとして動作するラテラル・バイポーラト
ランジスタのエミッタ、コレクタである。
６＋領域２は同時に倒立型静電誘導トランジスタのゲー
トでもある。
トでもある。
３は静電誘導トランジスタのソースで、ｎ＋基板もしく
はｎ＋埋め込み領域である。
はｎ＋埋め込み領域である。
ｎ＋領域５，５′／１Ｓ静電誘導トランジスタのドレイ
ンである。第１図ｂのようなマスク４枚、拡散２回の標
準プロセスで、低電流領域では０．００２ＰＪの電力遅
延積及び消費電力２３０μｗで最小遅延時間１３．８ｎ
ｓｅｃが得られている。最小遅延時間１３．８ｎｓｅｃ
が得られた試料の構造は、ｎ層４の厚さ約６μｍ、その
不純物密度１×１０１４ＣｒｆＬ−３程度、ゲートマス
ク間隔６μＭ．ｐ＋領域２の拡散深さ約２μｍの場合の
ものである。こうした標準プロセスによる構成ではフア
ンアウト数の大いＩＩＬはほとんど論理動作をまともに
は行わず、より複雑な構造、プロセスにより実現されて
いる。標準プロセスによる静電誘導トランジスタの集積
回路の最小遅延時間は、これらの代表でもあるＩＬ（Ｅ
ｒｔｉｃａｌＩｎｊｅｃｔｉＯｎＬＯｇｉｃ）やＳＳＬ
（Ｓｅｌｆ−Ａｌｉｇ一ＮｅｄＳｕｐｅｒＩｎｊｅｃｔ
ｉＯｎＬＯｇｉｃ）に近い値を与えており、電力遅延積
ではＶＩＬで０．０７ＰＪ，ＳＳＬ′（−０．０６ＰＪ
であることから、１／３０以下になつている。ラテラル
・バイポーラトランジスタの電流輸送率が比較的大きく
できること、ゲート抵抗を増加させずにゲート容量を小
さくできること、ソースよりドレインの面積の小さい倒
立型構造においても、静電誘導トランジスタはキヤリア
流を集束する効果を備えていて変換コンダクタンスが大
きいことなどが、こうした良好な性能の原因である。ｎ
一層の厚さを薄くして、ｐ＋領域２がｎ＋領域３にほぼ
接触するような構成にしたわ、あるいは酸化物分離も導
入すれば、容易に最小遅延時間は短くなり、３〜４ｎｓ
ｅｃの値になつている。従来の静電誘導トランジスタ集
積回路の速度限界を与えていたのは、インバータ動作す
る静電誘導トランジスタのゲートから注人された過剰少
数キヤリヤの蓄積効果である。静電誘導トランジスタ（
以後ＳＩＴと称す）は基本的には電圧制御型デバイスで
ある。しかし、接合型ＳＩＴのゲートに順方向電圧を印
加すれば、当然のことながらゲートから少数キヤリアの
注入が起る。チヤンネルに注入された少数キヤリアは、
ソースからの多数キヤリア注入を促進し、チヤンネル部
の不純物密度にくらべてはるかに多量のキヤリアを流す
ことを可能にする。チヤンネルが高抵抗領域となつてい
ても、小さなチヤンネル面積で大きなドレイン電流が流
せる理由の一つは、これである。しかし、あまりに多量
の少数キヤリアがゲートから注入されると、その蓄積効
果により動作速度は低下する。本発明の目的は、叙上の
欠点を除去した静電誘導トランジスタを有し、低電力で
しかも高速度で動作する半導体集積回路を提供すること
にある。
ンである。第１図ｂのようなマスク４枚、拡散２回の標
準プロセスで、低電流領域では０．００２ＰＪの電力遅
延積及び消費電力２３０μｗで最小遅延時間１３．８ｎ
ｓｅｃが得られている。最小遅延時間１３．８ｎｓｅｃ
が得られた試料の構造は、ｎ層４の厚さ約６μｍ、その
不純物密度１×１０１４ＣｒｆＬ−３程度、ゲートマス
ク間隔６μＭ．ｐ＋領域２の拡散深さ約２μｍの場合の
ものである。こうした標準プロセスによる構成ではフア
ンアウト数の大いＩＩＬはほとんど論理動作をまともに
は行わず、より複雑な構造、プロセスにより実現されて
いる。標準プロセスによる静電誘導トランジスタの集積
回路の最小遅延時間は、これらの代表でもあるＩＬ（Ｅ
ｒｔｉｃａｌＩｎｊｅｃｔｉＯｎＬＯｇｉｃ）やＳＳＬ
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ｉＯｎＬＯｇｉｃ）に近い値を与えており、電力遅延積
ではＶＩＬで０．０７ＰＪ，ＳＳＬ′（−０．０６ＰＪ
であることから、１／３０以下になつている。ラテラル
・バイポーラトランジスタの電流輸送率が比較的大きく
できること、ゲート抵抗を増加させずにゲート容量を小
さくできること、ソースよりドレインの面積の小さい倒
立型構造においても、静電誘導トランジスタはキヤリア
流を集束する効果を備えていて変換コンダクタンスが大
きいことなどが、こうした良好な性能の原因である。ｎ
一層の厚さを薄くして、ｐ＋領域２がｎ＋領域３にほぼ
接触するような構成にしたわ、あるいは酸化物分離も導
入すれば、容易に最小遅延時間は短くなり、３〜４ｎｓ
ｅｃの値になつている。従来の静電誘導トランジスタ集
積回路の速度限界を与えていたのは、インバータ動作す
る静電誘導トランジスタのゲートから注人された過剰少
数キヤリヤの蓄積効果である。静電誘導トランジスタ（
以後ＳＩＴと称す）は基本的には電圧制御型デバイスで
ある。しかし、接合型ＳＩＴのゲートに順方向電圧を印
加すれば、当然のことながらゲートから少数キヤリアの
注入が起る。チヤンネルに注入された少数キヤリアは、
ソースからの多数キヤリア注入を促進し、チヤンネル部
の不純物密度にくらべてはるかに多量のキヤリアを流す
ことを可能にする。チヤンネルが高抵抗領域となつてい
ても、小さなチヤンネル面積で大きなドレイン電流が流
せる理由の一つは、これである。しかし、あまりに多量
の少数キヤリアがゲートから注入されると、その蓄積効
果により動作速度は低下する。本発明の目的は、叙上の
欠点を除去した静電誘導トランジスタを有し、低電力で
しかも高速度で動作する半導体集積回路を提供すること
にある。
インジエクタ（負荷用トランジスタ）にラテラル・バイ
ポーラトランジスタ、ドライバ（駆動用トランジスタ）
に静電誘導トランジスタを組み込んだ第１図に示される
構成では、インジエクタはほとんど定電流源として動作
している。前段が遮断状態になると（あるいは入力が高
レベルになると）、静電誘導トランジスタのゲート電位
が高くなり静電誘導トランジスタは導通状態にかわる。
インジエクタから供給される電流は、ゲート電位を動作
電位まで高めたあとはゲート・ソース間に流れ、ゲート
からの少数キヤリア注入を起し、小さなドレイン電圧で
大きなドレイン電流を流す原因となると同時に、過剰少
数キヤリアの蓄積効果の原因になつている。ゲートから
の不要な少数キヤリア注入をほとんど起さない回路形式
にするには、本願発明者がたとえば、特願昭５２−４６
３３号、特願昭５２−１５８７９号に｝いて提案したよ
うに、インジエクタも静電誘導トランジスタにすればよ
い。しかしながら、インジエクタに静電誘導トランジス
タを用いると、ドライバのゲート電位が上るにつれて、
インジエクタを流れる電流が減少してドライバ・静電誘
導トランジスタのゲート容量の充電に時間がかかり、ド
ライバ・静電誘導トランジスタのスイツチングが遅くな
る。ドライバ・静電誘導トランジスタのゲート容量を充
分速く充電し、しかもゲートから少数キヤリアを注入さ
せないためには、第２図ａのような電流・電圧特性を持
つインジエクタを用いることが理想的である。すなわち
、ドライバ・静電誘導トランジスタのゲートが所定の動
作電位に達するまでは一定電流を供給し、ゲート電位が
所定の動作電圧ＶｇＯに達すると電流を流さないという
ものである。こういうインジエクタであれば、ゲート電
位をきわめて短時間に動作電圧亥で高め、その後は不要
な電流を流さないのであるから、消費電力は少なく、か
つ動作速度も速い。こうした特性を持つインジエクタは
現在得られない。もちろん、第２図ａのように完全な電
流電圧特性でなくともよい。電流に勾配があつてもよい
のはもちろんである。しかし、これと殆んど等価な動作
をさせることが、第２図ｂの回路形式で実現できる。ド
ライバ・静電誘導トランジスタ１２のゲート・ソース間
にゲートとドレインが直結された静電誘導トランジスタ
１３が接続された構成になつている。ゲートとドレイン
が直結された静電誘導トランジスタは、流れる電流が１
桁以上変つても、ソース・ドレイン間電圧の変化は数１
０ｍｖ以下ときわめて少く、設計することができほとん
ど理想的な定電圧デバイスとして動作する。したがつて
、静電誘導１・ランジスタ１２のゲート電位が動作Ｖｇ
Ｏまで上ると、インジエクタ１１から供給される電流は
殆んど定電圧静電誘導トランジスタ１３のドレイン・ソ
ース間を流れることになつて、ゲートからチヤンネルへ
の少数キヤリア注入はほとんど起らない。従来の静電誘
導トランジスタ集積回路の動作速度を制限していた要因
が除去されて、速度の速いしかも消費電力の少ない動作
が実現される。駆動用ＳＩＴが導通状態にあるときの、
ドレイン電流を、同一チヤンネル面積で大きくすれば、
動作速度は向上する。そのためには、ある適当な量の少
数キヤリア注入がゲートからチヤンネルに起ることが望
ましい。したがつて、その場合には、インジエクタの電
流電圧特性は、第２図ａのようにＶＥＯＶｇＯ以下で電
流が殆んど零であるよりは、ある程度の電流が流れてい
ることが必要である。第２図Ｃ，ｄに第２図ｂの回路形
式を実現する構造例を示す。第２図ｃは表面配線型構造
の例であり、第２図ｄは切り込み構造の例である。６は
、本発明で新たに導入された定電圧静電誘導トランジス
タのドレインであり、電極６′によりゲート領域２と直
結されている。
ポーラトランジスタ、ドライバ（駆動用トランジスタ）
に静電誘導トランジスタを組み込んだ第１図に示される
構成では、インジエクタはほとんど定電流源として動作
している。前段が遮断状態になると（あるいは入力が高
レベルになると）、静電誘導トランジスタのゲート電位
が高くなり静電誘導トランジスタは導通状態にかわる。
インジエクタから供給される電流は、ゲート電位を動作
電位まで高めたあとはゲート・ソース間に流れ、ゲート
からの少数キヤリア注入を起し、小さなドレイン電圧で
大きなドレイン電流を流す原因となると同時に、過剰少
数キヤリアの蓄積効果の原因になつている。ゲートから
の不要な少数キヤリア注入をほとんど起さない回路形式
にするには、本願発明者がたとえば、特願昭５２−４６
３３号、特願昭５２−１５８７９号に｝いて提案したよ
うに、インジエクタも静電誘導トランジスタにすればよ
い。しかしながら、インジエクタに静電誘導トランジス
タを用いると、ドライバのゲート電位が上るにつれて、
インジエクタを流れる電流が減少してドライバ・静電誘
導トランジスタのゲート容量の充電に時間がかかり、ド
ライバ・静電誘導トランジスタのスイツチングが遅くな
る。ドライバ・静電誘導トランジスタのゲート容量を充
分速く充電し、しかもゲートから少数キヤリアを注入さ
せないためには、第２図ａのような電流・電圧特性を持
つインジエクタを用いることが理想的である。すなわち
、ドライバ・静電誘導トランジスタのゲートが所定の動
作電位に達するまでは一定電流を供給し、ゲート電位が
所定の動作電圧ＶｇＯに達すると電流を流さないという
ものである。こういうインジエクタであれば、ゲート電
位をきわめて短時間に動作電圧亥で高め、その後は不要
な電流を流さないのであるから、消費電力は少なく、か
つ動作速度も速い。こうした特性を持つインジエクタは
現在得られない。もちろん、第２図ａのように完全な電
流電圧特性でなくともよい。電流に勾配があつてもよい
のはもちろんである。しかし、これと殆んど等価な動作
をさせることが、第２図ｂの回路形式で実現できる。ド
ライバ・静電誘導トランジスタ１２のゲート・ソース間
にゲートとドレインが直結された静電誘導トランジスタ
１３が接続された構成になつている。ゲートとドレイン
が直結された静電誘導トランジスタは、流れる電流が１
桁以上変つても、ソース・ドレイン間電圧の変化は数１
０ｍｖ以下ときわめて少く、設計することができほとん
ど理想的な定電圧デバイスとして動作する。したがつて
、静電誘導１・ランジスタ１２のゲート電位が動作Ｖｇ
Ｏまで上ると、インジエクタ１１から供給される電流は
殆んど定電圧静電誘導トランジスタ１３のドレイン・ソ
ース間を流れることになつて、ゲートからチヤンネルへ
の少数キヤリア注入はほとんど起らない。従来の静電誘
導トランジスタ集積回路の動作速度を制限していた要因
が除去されて、速度の速いしかも消費電力の少ない動作
が実現される。駆動用ＳＩＴが導通状態にあるときの、
ドレイン電流を、同一チヤンネル面積で大きくすれば、
動作速度は向上する。そのためには、ある適当な量の少
数キヤリア注入がゲートからチヤンネルに起ることが望
ましい。したがつて、その場合には、インジエクタの電
流電圧特性は、第２図ａのようにＶＥＯＶｇＯ以下で電
流が殆んど零であるよりは、ある程度の電流が流れてい
ることが必要である。第２図Ｃ，ｄに第２図ｂの回路形
式を実現する構造例を示す。第２図ｃは表面配線型構造
の例であり、第２図ｄは切り込み構造の例である。６は
、本発明で新たに導入された定電圧静電誘導トランジス
タのドレインであり、電極６′によりゲート領域２と直
結されている。
７は、ＳｌＯ２，Ｓｉ３Ｎ４，Ａｌ２Ｏ３等の絶縁層、
もしくはこれらを複数個重ねた複合絶縁層である。
もしくはこれらを複数個重ねた複合絶縁層である。
８は７と同じ絶縁物でもよいし、あるいはポリシリコン
でも、またポリイミドなどの絶縁性樹脂でもよい。
でも、またポリイミドなどの絶縁性樹脂でもよい。
各領域の不純物密度は、ｐ＋領域１及び２：１０１７〜
１０２１ｃｍ−３程度、ｎ＋領域３：１０１８〜１０２
１儂−３程度、ｎ一領域４：１０１１〜１０１５ｃＴｎ
−３程度、ｎ＋領域５及び６：１０１８〜１０２１ｃｍ
−３程度である。倒立型静電誘導トランジスタのチヤン
ネル幅及び不純物密度は零ゲートバイアス時、ゲート領
域とチヤンネルの拡散電位だけでチヤンネルが十分ピン
チオフし、高い電位障壁がチヤンネル中に生じるように
設定する。ゲート領域２あるいは２′の不純物密度は、
チヤンネルとの拡散電位差を大きくするために、高い程
しかもゲートからチヤンネルへの不純物分布の変化が鋭
いほど望ましい。拡散電位差が大きければ、チヤンネル
への少数キヤリア注入量を制御して動作させられる電圧
範囲が広くなる。拡散電位差を大きくするには、同時に
チヤンネルの不純物密度も高い程望ましい。また、ゲー
ト領域は基本的にはチヤンネルの電位を制御すればよい
のであるから、大きい必要は全くなく必要最小限の大き
さでよい。ゲート領域が小さい程、ゲート容量は小さく
なるし、面積に比例して少数キヤリアの注入量も減少す
る。もたがつて、第２図ｃの構造では、イオン注入を用
いて、できるだけ少い領域にゲート領域を構成する。第
２図ｃの構造では、ｐ＋領域２の外周から尺数キヤリア
注入が起り、不要な少数キヤリア注入となつて蓄積効果
による速度低下をもたらす原因になる。同時に、ゲート
に不要な電流が流れて、駆動用ＳＩＴの電流利得が低下
する。これをさけるには、外周をＳｉＯ２などによる絶
縁物分離を導入してもよい。第２図ｃにくらべて、不要
な少数キヤリア注入を減少させた構造が第２図ｄである
。第２図ｄの切り込み構造では、ゲート領域２′はごく
わずかな領域にのみ形成されて｝り、互いの静電誘導ト
ランジスタのゲートは厚い絶縁層の上に設けられたＡｌ
，ＭＯなどの金属もしくは低抵抗率のポリシリコンなど
によつて接続されている。したがつて、ゲート・ソース
間容量、ゲート・ドレイン間容量が非常に小さくなり、
わずかな電流でもごく短時間にゲートを所望の動作電圧
まで高め、きわめて低電力で高速の動作をする。しかも
、第２図ｄの構造では、ゲート領域の面積がきわめて小
さく、高不純物密度にし易いから、不要少数キヤリア注
入は殆んど存在せず、注入された少数キヤリアは殆んど
すべて有効にチヤンネルに流れ込んで、抵抗を小さくし
、ドレイン電流を大きくするものに寄与する、ラテラル
・バイポーラトランジスタの注入効率が良くなつて、そ
の電流輸送率がほとんど１に近くなることも相侯つて、
最小遅延時間がきわめて短くなる。第２図Ｃ，ｄで定電
圧静電誘導トランジスタとして設けられている静電誘導
トランジスタのチヤンネルは電流が流れすぎてゲート電
圧が所定の電圧まで高くならないことのないように、他
の静電誘導トランジスタに比べてチヤンネル幅をやや狭
く設計する。
１０２１ｃｍ−３程度、ｎ＋領域３：１０１８〜１０２
１儂−３程度、ｎ一領域４：１０１１〜１０１５ｃＴｎ
−３程度、ｎ＋領域５及び６：１０１８〜１０２１ｃｍ
−３程度である。倒立型静電誘導トランジスタのチヤン
ネル幅及び不純物密度は零ゲートバイアス時、ゲート領
域とチヤンネルの拡散電位だけでチヤンネルが十分ピン
チオフし、高い電位障壁がチヤンネル中に生じるように
設定する。ゲート領域２あるいは２′の不純物密度は、
チヤンネルとの拡散電位差を大きくするために、高い程
しかもゲートからチヤンネルへの不純物分布の変化が鋭
いほど望ましい。拡散電位差が大きければ、チヤンネル
への少数キヤリア注入量を制御して動作させられる電圧
範囲が広くなる。拡散電位差を大きくするには、同時に
チヤンネルの不純物密度も高い程望ましい。また、ゲー
ト領域は基本的にはチヤンネルの電位を制御すればよい
のであるから、大きい必要は全くなく必要最小限の大き
さでよい。ゲート領域が小さい程、ゲート容量は小さく
なるし、面積に比例して少数キヤリアの注入量も減少す
る。もたがつて、第２図ｃの構造では、イオン注入を用
いて、できるだけ少い領域にゲート領域を構成する。第
２図ｃの構造では、ｐ＋領域２の外周から尺数キヤリア
注入が起り、不要な少数キヤリア注入となつて蓄積効果
による速度低下をもたらす原因になる。同時に、ゲート
に不要な電流が流れて、駆動用ＳＩＴの電流利得が低下
する。これをさけるには、外周をＳｉＯ２などによる絶
縁物分離を導入してもよい。第２図ｃにくらべて、不要
な少数キヤリア注入を減少させた構造が第２図ｄである
。第２図ｄの切り込み構造では、ゲート領域２′はごく
わずかな領域にのみ形成されて｝り、互いの静電誘導ト
ランジスタのゲートは厚い絶縁層の上に設けられたＡｌ
，ＭＯなどの金属もしくは低抵抗率のポリシリコンなど
によつて接続されている。したがつて、ゲート・ソース
間容量、ゲート・ドレイン間容量が非常に小さくなり、
わずかな電流でもごく短時間にゲートを所望の動作電圧
まで高め、きわめて低電力で高速の動作をする。しかも
、第２図ｄの構造では、ゲート領域の面積がきわめて小
さく、高不純物密度にし易いから、不要少数キヤリア注
入は殆んど存在せず、注入された少数キヤリアは殆んど
すべて有効にチヤンネルに流れ込んで、抵抗を小さくし
、ドレイン電流を大きくするものに寄与する、ラテラル
・バイポーラトランジスタの注入効率が良くなつて、そ
の電流輸送率がほとんど１に近くなることも相侯つて、
最小遅延時間がきわめて短くなる。第２図Ｃ，ｄで定電
圧静電誘導トランジスタとして設けられている静電誘導
トランジスタのチヤンネルは電流が流れすぎてゲート電
圧が所定の電圧まで高くならないことのないように、他
の静電誘導トランジスタに比べてチヤンネル幅をやや狭
く設計する。
第２図ｃの構造のもので、チヤンネルへの少数キヤリア
注入をより少くする構造の例を第２図ｅに示す。
注入をより少くする構造の例を第２図ｅに示す。
電位障壁が現われる部分だけ、低不純物密度領域ｎ−に
したものである。第２図では、インジエクタとしてＰｎ
ｐラテラル・バイポーラトランジスタ、ドライバとして
ｎチヤンネル静電誘導トランジスタを有した例で、しか
も１入力、２出力の場合を示した。
したものである。第２図では、インジエクタとしてＰｎ
ｐラテラル・バイポーラトランジスタ、ドライバとして
ｎチヤンネル静電誘導トランジスタを有した例で、しか
も１入力、２出力の場合を示した。
本発明の構造が、これらに限らないことは勿論である。
導電型を全く反転したものでもよいし、出力端子は２個
に限らずいくつでもよい。特に、静電誘導トランジスタ
は、基本的には電圧制御型デバイスであるから、ドレイ
ンの数をいくら多くしても、ほとんど特性は劣化せず、
ゲートが大きくなつてゲート容量が増加した分だけイン
ジエクタの電流を増加させれば、全く同等の動作をする
。静電誘導トランジスタの直列抵抗を減少させ、変換コ
ンダクタンスを大きくし走行時間を短くして動作速度を
一層速くするために、ソースに突起部を設けることも有
効である。このことは、本願発明者提案に係る特願昭５
１−１４３６９８号に詳述してある。また、インジエク
タもバイポーラトランジスタに限らず、電界効果トラン
ジスタ、ＭＯＳ電界効果トランジスタでもよい。第２図
ｃ〜ｅでは、ゲートｐ＋領域とソースｎ＋領域が離れた
構造になつているが、両者が殆んど接するようにするこ
とも有効である。本発明の基本回路を用いれば、全ての
論理回路は構成できる。
に限らずいくつでもよい。特に、静電誘導トランジスタ
は、基本的には電圧制御型デバイスであるから、ドレイ
ンの数をいくら多くしても、ほとんど特性は劣化せず、
ゲートが大きくなつてゲート容量が増加した分だけイン
ジエクタの電流を増加させれば、全く同等の動作をする
。静電誘導トランジスタの直列抵抗を減少させ、変換コ
ンダクタンスを大きくし走行時間を短くして動作速度を
一層速くするために、ソースに突起部を設けることも有
効である。このことは、本願発明者提案に係る特願昭５
１−１４３６９８号に詳述してある。また、インジエク
タもバイポーラトランジスタに限らず、電界効果トラン
ジスタ、ＭＯＳ電界効果トランジスタでもよい。第２図
ｃ〜ｅでは、ゲートｐ＋領域とソースｎ＋領域が離れた
構造になつているが、両者が殆んど接するようにするこ
とも有効である。本発明の基本回路を用いれば、全ての
論理回路は構成できる。
１入力、２出力の基本回路を２つと１入力、１出力の基
本回路を１つ組み合せたワイヤドロジツクによるＮＯＲ
ゲート、０Ｒゲートの例を第３図に示す。
本回路を１つ組み合せたワイヤドロジツクによるＮＯＲ
ゲート、０Ｒゲートの例を第３図に示す。
Ａ，Ｂは入力信号、Ｖｓｓは電源電圧である。このよう
に、本発明の基本回路を用いれば、低電力で高速動作す
る集積回路が構成できる。本発明の構造は、これまで公
知の結晶成長技術、拡散校術、イオン打ち込み技術、微
細加工技術、選択拡散、選択エツチング、選択成長、選
択酸化等の技術により製造できる。
に、本発明の基本回路を用いれば、低電力で高速動作す
る集積回路が構成できる。本発明の構造は、これまで公
知の結晶成長技術、拡散校術、イオン打ち込み技術、微
細加工技術、選択拡散、選択エツチング、選択成長、選
択酸化等の技術により製造できる。
本発明のドライバ・静電誘導トランジスタのゲート・ソ
ース間に定電圧静電誘導トランジスタを接続した基本回
路構成を用いた半導体集積回路は、チヤンネルへの少数
キヤリア注入が制御され、これまで不必要に多くチヤン
ネルに注入された過剰少数キヤリアの蓄積効果によつて
制限されていた速度限界が一挙に克服され、静電誘導ト
ランジスタの高速性、低電力性がそのまま現われて、き
わめて低消費電力で高速度の動作が、集積度の低下を招
かずに実現され、その工業的価値はきわめて高い。
ース間に定電圧静電誘導トランジスタを接続した基本回
路構成を用いた半導体集積回路は、チヤンネルへの少数
キヤリア注入が制御され、これまで不必要に多くチヤン
ネルに注入された過剰少数キヤリアの蓄積効果によつて
制限されていた速度限界が一挙に克服され、静電誘導ト
ランジスタの高速性、低電力性がそのまま現われて、き
わめて低消費電力で高速度の動作が、集積度の低下を招
かずに実現され、その工業的価値はきわめて高い。
第１図Ａ，ｂはＩＩＬ型静電誘導トランジスタ集積回路
の基本構成例、第２図ａ乃至ｅは本発明の回路形式と構
造例、第３図は本発明の論理構成例である。
の基本構成例、第２図ａ乃至ｅは本発明の回路形式と構
造例、第３図は本発明の論理構成例である。
Claims (1)
- 【特許請求の範囲】 １ 負荷用トランジスタにバイポーラトランジスタを、
駆動用トランジスタに複数個のドレインを有する第１の
静電誘導トランジスタを、バイパストランジスタに第２
の静電誘導トランジスタを有し、前記バイポーラトラン
ジスタのコレクタと第１の静電誘導トランジスタのゲー
トと第２の静電誘導トランジスタのゲートを共通領域と
なし、前記バイポーラトランジスタのベースと第１の静
電誘導トランジスタのソースと第２の静電誘導トランジ
スタのソースとを共通領域となし、第２の静電誘導トラ
ンジスタのドレインとゲートを直結し定電圧動作特性を
もたせ、ゲートとチャンネルの不純物密度をできるだけ
高くし、ゲートとチャンネルの間の不純物分布を急峻に
し、零ゲートバイアス時にチャンネルが完全にピンチオ
フすべくなした基本回路を少なくとも一部に含むことを
特徴とする半導体集積回路。 ２ 負荷用トランジスタにバイポーラトランジスタを、
駆動用トランジスタに複数個のドレインを有する第１の
静電誘導トランジスタを、バイパストランジスタに第２
の静電誘導トランジスタを有し、前記バイポーラトラン
ジスタのコレクタと第１の静電誘導トランジスタのゲー
トと第２の静電誘導トランジスタのゲートを共通領域と
なし、前記バイポーラトランジスタのベースと第１の静
電誘導トランジスタのソースと第２の静電誘導トランジ
スタのソースとを直結するべく構成し、第２の静電誘導
トランジスタのドレインとゲートを直結し定電圧動作特
性をもたせ、ゲートとチャンネルの不純物密度をできる
だけ高くし、ゲートとチャンネルの間の不純物分布を急
峻にし、零ゲートバイアス時にチャンネルが完全にピン
チオフすべくなした基本回路を少なくとも一部に含むこ
とを特徴とする半導体集積回路。 ３ 負荷用トランジスタに電界効果トランジスタを用い
たことを特徴とする前記特許請求の範囲第１項又は第２
項記載の当導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52055778A JPS5918870B2 (ja) | 1977-05-15 | 1977-05-15 | 半導体集積回路 |
| US05/902,965 US4198648A (en) | 1977-05-15 | 1978-05-04 | Integrated semiconductor device |
| DE19782820913 DE2820913A1 (de) | 1977-05-15 | 1978-05-12 | Integrierte halbleitervorrichtung |
| NL7805149A NL188061C (nl) | 1977-05-15 | 1978-05-12 | Geintegreerde halfgeleiderinrichting. |
| GB1934678A GB1602984A (en) | 1977-05-15 | 1978-05-12 | Integrated semiconductor circuit |
| FR7814455A FR2391563A1 (fr) | 1977-05-15 | 1978-05-16 | Composant semi-conducteur integre |
| US06/090,496 US4338618A (en) | 1977-05-15 | 1979-11-01 | Composite static induction transistor and integrated circuit utilizing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52055778A JPS5918870B2 (ja) | 1977-05-15 | 1977-05-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53140980A JPS53140980A (en) | 1978-12-08 |
| JPS5918870B2 true JPS5918870B2 (ja) | 1984-05-01 |
Family
ID=13008338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52055778A Expired JPS5918870B2 (ja) | 1977-05-15 | 1977-05-15 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4198648A (ja) |
| JP (1) | JPS5918870B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4326209A (en) * | 1977-04-13 | 1982-04-20 | Nippon Gakki Seizo Kabushiki Kaisha | Static induction transistor |
| JPS53147483A (en) * | 1977-05-28 | 1978-12-22 | Handotai Kenkyu Shinkokai | Semiconductor ic |
| JPS5491074A (en) * | 1977-12-28 | 1979-07-19 | Seiko Instr & Electronics Ltd | Semiconductor device |
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| JPS5919476B2 (ja) * | 1978-05-16 | 1984-05-07 | 工業技術院長 | 半導体集積回路 |
| US4514747A (en) * | 1978-08-07 | 1985-04-30 | Hitachi, Ltd. | Field controlled thyristor with double-diffused source region |
| JPS5598872A (en) * | 1979-01-22 | 1980-07-28 | Semiconductor Res Found | Semiconductor device |
| JPS55128869A (en) * | 1979-03-26 | 1980-10-06 | Mitsubishi Electric Corp | Semiconductor device and method of fabricating the same |
| JPS5662356A (en) * | 1979-10-26 | 1981-05-28 | Seiko Instr & Electronics Ltd | Logic integrated circuit device and its manufacturing method |
| JPS5925387B2 (ja) * | 1980-06-10 | 1984-06-16 | 株式会社東芝 | 半導体装置 |
| JPS57173978A (en) * | 1981-04-21 | 1982-10-26 | Nippon Gakki Seizo Kk | Integrated circuit device |
| US4503451A (en) * | 1982-07-30 | 1985-03-05 | Motorola, Inc. | Low resistance buried power bus for integrated circuits |
| JPS59107569A (ja) * | 1982-12-13 | 1984-06-21 | Fuji Photo Film Co Ltd | 一次元半導体撮像装置 |
| JPS59108476A (ja) * | 1982-12-14 | 1984-06-22 | Junichi Nishizawa | ２次元固体撮像装置及びその読出し方法 |
| US4572972A (en) * | 1983-01-18 | 1986-02-25 | At&T Laboratories | CMOS Logic circuits with all pull-up transistors integrated in separate chip from all pull-down transistors |
| GB2151844A (en) * | 1983-12-20 | 1985-07-24 | Philips Electronic Associated | Semiconductor devices |
| JPH0824351B2 (ja) * | 1984-04-27 | 1996-03-06 | オリンパス光学工業株式会社 | 固体撮像装置 |
| US4633281A (en) * | 1984-06-08 | 1986-12-30 | Eaton Corporation | Dual stack power JFET with buried field shaping depletion regions |
| JPS6147662A (ja) * | 1984-08-15 | 1986-03-08 | Olympus Optical Co Ltd | 固体撮像装置 |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| JPH01133414A (ja) * | 1987-11-18 | 1989-05-25 | Mitsubishi Electric Corp | カスコードＢｉＭＯＳ駆動回路 |
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| US6750698B1 (en) * | 2000-09-29 | 2004-06-15 | Lovoltech, Inc. | Cascade circuits utilizing normally-off junction field effect transistors for low on-resistance and low voltage applications |
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| JP4777630B2 (ja) * | 2004-09-21 | 2011-09-21 | 株式会社日立製作所 | 半導体装置 |
| US9917195B2 (en) * | 2015-07-29 | 2018-03-13 | International Business Machines Corporation | High doped III-V source/drain junctions for field effect transistors |
Citations (2)
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|---|---|---|---|---|
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| JPS529384A (en) * | 1975-07-11 | 1977-01-24 | Nippon Telegr & Teleph Corp <Ntt> | Transistor circuit device |
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1977
- 1977-05-15 JP JP52055778A patent/JPS5918870B2/ja not_active Expired
-
1978
- 1978-05-04 US US05/902,965 patent/US4198648A/en not_active Expired - Lifetime
-
1979
- 1979-11-01 US US06/090,496 patent/US4338618A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JPS5181583A (ja) * | 1975-01-16 | 1976-07-16 | Tokyo Shibaura Electric Co | |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4198648A (en) | 1980-04-15 |
| JPS53140980A (en) | 1978-12-08 |
| US4338618A (en) | 1982-07-06 |
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