JPS6028394B2

JPS6028394B2 - 半導体集積回路

Info

Publication number: JPS6028394B2
Application number: JP211877A
Authority: JP
Inventors: 潤一西澤
Original assignee: Individual
Current assignee: Individual
Priority date: 1977-01-12
Filing date: 1977-01-12
Publication date: 1985-07-04
Also published as: JPS53111282A

Description

【発明の詳細な説明】本発明は、半導体装置に関し、特に部分的に絶縁された
制御電極を有する半導体装置に関する。

高速，低消費電力，高集積度の半導体論理集積回路に関
し、特に静電誘導論理集積回路（以下ＳＩＴＬと称す）
に関する。電子計算機の超小型化，大容量化，高速化等
の要求に対して、従釆相補性ＭＯＳ（ＣＭＯＳ）集積回
路やｌｎｔｅｇＱｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｃ（
１２Ｌ）がそれを満たすものと目されていた。

特に、バィポ−ラ・トランジスタを組み合わせた論理集
積回路では、各素子の分離層を必要としたため高集積化
が妨げられていたのに対し、ＰＬの出現によって分離層
を少なくとも一部不・要とし、バィポーラ・トランジス
タの比較的速い動作を失わずに、高集積度と比較的低い
消費電力を実現でき、しかも従来技術で製作できること
もあって注目を浴びている。しかしながら、バイポーラ
・トランジスタを用いた１２Ｌは、集積回路の評価に用
いられる１ゲートあたりの論理遅延時間７と消費電力Ｐ
との積は、標準プロセスによるものでせいぜい０．１Ｐ
Ｊ／ゲートで、最小のづは１仇６ｅｃ程度である。

さらに、バィポーラ・トランジスタを用いた論理集積回
路で、高速のものは、ＮＴＬ（ｎｏｎｔｈｒｅｓｈｏｌ
ｄｌｏｇｃ），ＴＴＬ（ｔｒａｎｓｉｓｔｏｒｔｒａｎ
ｓｉｓｔｏｒｌｏｇｃ）などがあり、０．５〜１雌ｅｃ
程度の速度を有するが、消費電力が大きく、７×ＰはＩ
ＰＪ／ゲート以上である。また、ＣＭＯＳの場合、７×
Ｐは０．１ＰＪ／ゲート程度であるが、速度が遅く数十
ｎｓｅｃから１０仇ｓｅｃ程度である。これら論理集積
回路の飛躍的改善は、本願発明者らにより提案され、実
現された静電誘導論理集積回路（ｓねｔｉｃＩｎｄｕｃ
ｔｉｏｎＴｒａｎｓｉｓｔｏｒ山ｇｊＣ，略してＳＩＴ
Ｌ）で達成されることが期待されている。

既に１２Ｌに適用した場合、？×Ｐは０．０１ＰＪ／ゲ
ート以下、速度は数ｎｓｅｃが得られている。第１図に
従来のＳＩＴＬ−１２Ｌの断面図及び等価回路を示す。
ａは表面電極形、ｂはメサ形のｎ一Ｃｈａｎｎｅｌ，Ｓ
ＩＴＬ−１２Ｌであり、１３はｎ型低不純物密度領域で
ＳＩＴのチャンネル、ラテラルＰｎｐトランジスタのベ
ースが形成されており、１３′はｎ型高木純物密度領域
で金属電極３が接触し、ＳＩＴのソース，ラテラル，ｐ
ｎｐトランジスタのベースの共通端子となっている。Ｐ
型高不純物密度領域１１，１２は、それぞれラテラルＰ
ｎＰトランジスタのエミツ夕（インジエクタ），コレク
タ（ＳＩＴのゲート）であり、インジェクタ端子１，信
号入力端子２が形成されている。さらにチャンネル１３
の上部にはｎ型高不純物密度領域１４一１，１４−２，
・・・・・・とそれらの上の金属電極４一１，４一２，
・・・・・・が形成されマルチ・ドレィンが形成されて
いる。図中２１は、Ｓｉ０２，Ｓｉ３Ｎ４等の絶縁膜で
ある。ｃには、等価回路を示し、Ｔ，はＰｎＰバィポー
ラ・トランジスタで電流源として働き、Ｔ２はィンバー
タ動作をするマルチ・ドレィン・ＳＩＴである。この場
合、マルチ・ドレイン・ＳＩＴは、ェンハンスメント・
モードで動作する。入力信号がない時、（入力端子２の
電位が低レベルの時）、バィポーラ・トランジスタＴ，
を通った電流は入力端子２へ流れ、ＳＩＴＴ２のゲート
電位は低く保たれる。従ってＳＩＴＴ２はオフして、そ
のドレィン電位は高レベルに保たれる。入力信号がある
と（入力端子２の電位が高レベルの時）バイポーラ・ト
ランジスタＴ，を通った亀流はＳＩＴＴ２のゲートＧ流
れ込み、ゲート電位を上げる。従つてＳＩＴＴ２はオン
して、ドレィン電位は低レベルになる。第２図に示すＳ
ＩＴの静特性を参照すると、ゲート電位がＯＶのとき、
ドレィン電圧は高く、ドレィン電流はほとんど流れなし
、ぐのｆ」点）。

ゲ−トに順方向電圧をかけると、ＳＩＴのチャンネルの
抵抗が極端に減少して、ドレィン電流が流れ、ドレィン
電圧は非常に低くなる（「ｏｎ」点）。これら静特性お
よび動作点はＳＩＴの構造（チャンネルの不純物密度，
寸法等）の設計条件により適宜かえられる。また、ＳＩ
Ｔはこの場合の如くェンハンスメント・モードで用いる
だけでなく、論理回路によっては、デプレツションモー
ドでも用いることができ、さらに、ゲート端子オープン
の状態を動作状態の１つに選ぶこともできる。ＳＩＴ構
造では、チャンネルに例えば１０１３〜１び４肌‐妥茎
度の低不純物密度の半導体領域を用いているので、静電
容量は非常に小さく、７×ＰＱＣｔ（ｃｔは１ゲートあ
たりの総容量）からわかるとおり、７×Ｐの値バイポー
ラ・トランジスタを用いた論理集積回路よりも桁違いに
小さい。

しかながち、第３図の従来のＳＩＴＬ，１２Ｌの拡大断
面図の一例に示す如く、点線で囲まれた領域は等価的に
ｐ肘蕃造のダィオード‘こなっていて、ＳＩＴＬ動作に
は何の寄与もしない。むしろ、容量の増加、チャンネル
への少数キャリアの注入効率の減少、ィンジェクタ領域
１１からのコレクタ（ゲート）領域１２への少数キャリ
ア到達率の減少を起し、消費電力Ｐの増加，遅延時間７
の増加，ィンバータＳＩＴの電流利得の低下という悪影
響を及ぼしている。上記の問題を解決するために、この
不要部分を実質的に除き、さらに消費電力Ｐ、遅延時間
７の減少を図り、また、さらに集積度を向上させ、より
利得の大きなＳＩＴを集積回路に組み込むことを目的と
したものを第４図に示す。

第４図ａ，ｂは、２出力の１２り構造を示すものであり
、ａは平面図、ｂはＸ−Ｘ′における断面図である。

Ｔ．はラテラルｐｎｐトランジスタ（インジエクタ）、
Ｔ２はマルチ・ドレイン・ＳＩＴである。ｐｎｐトラン
ジスタＴ，は、ｎ型低不純物密度領域１３上に設けられ
た凸部の側壁の一部に形成されるＰ型高不純物密度領域
１１，１２をそれぞれェミッタ，コレクタとし、その間
のｎ型低不純物密度領域をベースとして構成され、ェミ
ツタ電極１及びコレクタ電極２が凹部底面につくられた
絶縁膜２１の上に形成され、ベース電極３は、他の主表
面に形成されたｎ型高不純物密度領域１３′上に形成さ
れている。マルチドレィンＳＩＴＴ２はｎ型低不純物密
度領域１３に設けられた凸部の側壁に形成されるＰ型高
不純物密度領域１２−１，１２−２をゲートとし、各凸
部のｎ型低不純物密度領域１３をそれぞれのチャンネル
とし、凸部上面に形成されたｎ型高不純物密度領域１４
−１，１４−２をマルチ・ドレィン領域とし、各ドレィ
ン領域上にはドレィン電極４一１，４一２が形成されて
いる。ソース電極はラテラルｐｎｐトランジスタのベー
ス電極３と共通である。Ｐ型高不純物密度領域１２，１
２一１，１２−２は、凹部底面に形成された絶縁膜２１
上の電極２によって接続されている。この場合、絶縁膜
は少なくとも半導体よりも誘電率の小さな材料であり、
厚に程望ましく、絶縁膜とｎ型高不純物密度領域１３′
とは直接接してもよい。この構造では、ソースと固有ゲ
ート位置が近く、直列抵抗が小さくて、大きな電流を低
いドレィン電圧で流し易くて、高速化する。この実施例
で明らかな如く、第３図において点線で示した不要なダ
イオード部分は、第４図の構造ではＭＩＳ構造となって
いるので、容量は極度に減少し、しかも不要な少数キャ
リアの注入もなくなるので、ＳＩＴＬの動作速度は増加
し、↑×Ｐ積が減少でき、しかもラテラルトランジスタ
Ｔ，の少数キャリア到達率Ｑが増加するので、消費電力
も減らすことができる。ェミッタ，コレクタ領域１１，
１２を切り込まれた側面に沿って表面まで設けるように
すれば、Ｑはさらに１に近くなる。さらに、ＳＩＴをメ
サ構造にすることで、ゲ−ト・ドレィン間の容量の減少
によるＴ×Ｐ積の減少に加えて、電圧利得，電流利得と
もに大きな利得も得ることができるので、ドレインの数
（ファン・アウト）を増加することもできる。勿論、ド
レィンの数は単数でもよい。また、このようＰＬを複数
個配列するときの各ゲート間の絶縁は、絶縁膜２１を介
して行なうことができるので、バイポーラ１２Ｌのよう
な絶縁拡散層が不要となり、集積度は格段に向上する。
第４図の実施例においては、マルチ・ドレインＳＩＴの
チャンネルは、矩形断面を有するが、これに限られるわ
けではなく、円形，楕円形，多角形等、任意の形状が選
べる。またＰ型高不純物密度領域１２と１２−１は一体
になっていてもよい。この具体例に示したｎチャンネル
同様、各領域の導電型を逆にすることにより、Ｐチャン
ネルＳＩＴも作られる。第５図に、第４図のような１２
Ｌを実現する製造法の１例を示す。

なおａ〜ｆは断面図であり、ａ′〜ｆ′は上面図である
。ｎ十Ｓｉ単結晶板１３′にｎ‐ェピタキシヤル成長層
１３を形成し、その表面を酸化して酸化膜１２１を形成
する。酸化膜１２１にフオトリソグラフィで窓をあげ、
ｎ型不純物を選択拡散し、ｎ＋領域１４一１，１４一２
，１４′−１，１４′−２を形成する（第５図ａ，ｂ）
。再び酸化して、フオトリソグラフィで凸部１１３Ｂ，
１１３一ＳＩ，…，１１３′一Ｓ２を形成すべきところ
に酸化膜１２１を残し、これをマスクにして方向性をも
ったプラズマ・エッチ等でＳｉを選択ェツチし、ｎ‐層
に凸部１１３Ｂ，１１３Ｂ−ＳＩ，・・・，１１３′−
Ｓ２を形成し、再び表面を酸化して薄い酸化膜１２２を
形成する。（第５図ｂ，ｂ′）。方向性ェッ升こより凹
部底面の酸化膜１２２のみを除去し、必要ならばＳｉも
ェッチし、Ｐ型不純物を選択拡散し、Ｐ十領域１１（１
２）を凹部底面及び凹部側壁の一部に形成する（第５図
ｃ，ｃ′）。再び方向性エッチで凹部底面をェッチし、
底面のＰ＋領域及びｎ‐領域１３の一部を（または、ｎ
十基板１３′に届くまで）除去し、凹部側壁にだけ、Ｐ
十領域１１，１２，１２一１，・・・，１２′一２を
残す。その後方向性をもった電子ビーム蒸着、またはス
パッタリング等でＳｉＱ，Ｓｉ３Ｎ４，ＡＩ２Ｑ，それ
らの複合物等から成る絶縁膜２１をＰ十領域１１，１
２，１２一１，１２一２が埋まらないように凹部底面及
び、凸部上面に形成する。フオトリソグラフィ等で凸部
１１３一ＳＩ，・・・，１１３′−Ｓ２の上面の酸化膜
を除去し、金属例えばＡＩ，Ａｕ等を方向性をもたせて
蒸着する。凹部側壁と金属が十分接触するように蒸着角
度を変えてやることもできる。フオトリソグラフィで、
ｄ′のような形状で金属を選択ェツチしてマルチ・ドレ
インＳＩＴを分離する。その際、凸部１１３８の不要部
分Ａ（Ｂは必ずしも不要ではない）には、金属を残さな
いようにする。この工程により、各電極端子すなわちイ
ンジェクタ電極１，コレクタ（ゲート）電極２及び２′
，ドレィン電極４一１，・・・・・・，４′一２が形成
される（第５図ｄ，ｄ′）。酸化膜２１及び各電極金属
をマスクとして、第５図ｄ′に示した不要部分Ａ（およ
びＢ）のＳｉを選択ェッチして除去し、全面を絶縁物２
２で被う（第５図ｅ，ｅ′）。絶縁物２２はＰＩＱ，フ
オトレジスト等が用いられ、硬化前は粘性の低いものが
望ましい。ｆ，ｆ′は再びフオトリソグラフィで必要部
分に窓をあげ（例えば、金属をマスクにして、絶縁物２
２をスパッタ・エッチするなど），蒸着，メッキ，それ
らの組み合わせ等の凹部底面及び凸部上面の金属を絶縁
物２２表面にまで延長し、選択ェツチし、所望の集積回
路を形成する。髪面にも、電極３（ベース，ソース）を
形成する。（第５図ｆ，ｒ）。この例では、第５図ｇに
示すような等価回路が形成された。１がィンジェクタで
電源端子となり２が信号入力端子，４′−１，４′−２
が出力端子となる。

この例からもわかるように、金属配線できるところは、
絶縁物２１，２２のそれぞれの上面の２箇所あり、さら
に集積度を向上させるのに有効である。金属電極配線法
は、この例だけでなく、ビーム・リード方式等、立体的
にできるものならば、適用可能である。電極はＮ，Ｍｏ
，Ｗ等の金属だけでなく、低抵抗ポリシリコンでもよい
。第６図に、ＰＬの他の例を示す。ラテラルトランジス
タＴ，は、エミツタまたはコレクタとして、凸部上面に
まで達するＰ型高不純物密度領域１１１または１１２を
有した例であり、第６図はェミッタ及びコレクタの両方
に本構造を適用したものである。そのため、このトラン
ジスタＴ，の正孔到達率Ｑは向上し、消費電力Ｐを少な
くすることができる。さらに、ィンジェクタ端子１，入
力端子（コレクタかつゲート）２及び出力端子（ドレイ
ン）４−１，４一２はほぼ同一平面上に形成できるため
、配線が容易となる。第７図は、第６図の構造例の製造
方法の１例を説明するための図で、ｎ型高不純物密度基
板１３′に成長したｎ型低不純物密度層１３にＰ型高不
純物密度領域１１１，１１２を選択拡散，イオン・ィン
プランテーション等で形成し、全表面を選択エッチ用マ
スク材（金属，Ｓｊ０２等の絶縁膜など）で被う（第７
図ａ）。

しかる後、マスクにフオトリソグラフイ等で、窓をあげ
る。その際、Ｐ＋領域１１１，１１２の一部がマスクに
覆われるようにする（第７図ｂ）。プラズマ・エッチ等
で選択エッチすると、図の如くＰ＋領域１１１，１１２
を一部にもった凸部１１３Ｂが形成される（第７図ｃ）
。その後は、第５図と同様な工程で第６図の構造が実現
できる。勿論、凹部は、ＰＩＱやＳｉＱ等絶縁物で埋め
ることもでき、その上に配線を行なうことができる。以
上述べたようにＳＩＴのゲート構造を改良したＰＬはゲ
ート容量を減らし消費電力と遅延時間を減少させるもの
であるが凹型の側面に援合型のゲートをつくるという製
造方法は複雑である。

本発明はさらにこの点を改良したものであり、これを第
８図ａ，ｂに示す。第８図ａは、インジェクタとしてバ
ィポーラ・トランジスタＴ，を用い、出力トランジスタ
としてショットキー接合を制御電極１２一１，１２一２
，・・・・・・，としたＳＩＴ，Ｌを用いる場合である
。

第８図ｂはィンジェクタとしてバィポーラ・トランジス
タＴ，を用い、出力トランジスタＴ２として、ＭＳ構造
制御電極１２一１，１２一２，…・・・，をもつＳＩＴ
とした場合である。これらのＳＩＴは、ショットキー型
ないしは肌Ｓ型であるため、凹部側壁に、ｐｎ接合を形
成する必要がなく、製造がより容易となる。また出力ト
ランジスタＴ２のドレィン４−１，４一２をオーム接触
でなく、ショットキー接合とすることによってより遠い
動作が行なえる。以上、１２Ｌのインジェク夕として、
バイボーラ・トランジスタを用いる例を述べてきたが、
ＳＩＴもしくは通常の電界効果トランジスタ（ＦＥＴ）
を用いることも可能である。第９図には、ィンジェクタ
Ｔ，としてＦＥＴまたはＳＩＴを用いた１１Ｌ構造を示
す。

Ｔ，はＰ型低不純物密度領域１６にチャンネルが形成さ
れ、凸部上面の少なくとも一部に形成されたｎ型高不純
物密度領域１５，制御電極５によって主電極１から２へ
の電流を制御できる。この場合、制御電極５に、クロツ
キングパルスを入れることができる。また、制御電極５
は、ショットキー構造、ＭＩＳ構造を用いることができ
るのは、当然であり、低不純物密度領域１６を、出力ト
ランジスタＴ２のチャンネル１３と同じ導電型にし、主
電極用高不純物密度層１１，１２を凸部上面まで出して
、ＭＩＳ構造の制御電極にすることによって、ＭＩＳ・
ＦＥＴ（又はＳＩＴ）をインジェクタとして使用できる
。出力トランジスタＴ２の制御電極は、第９図のようシ
ョットキー型だけでなく、ＭＩＳ型にすることもできる
。本発明によるＳＩＴ構造は１２Ｌだけでなく他の論理
集積回路、例えば、ＴＴＬ，ＥＣＬ，ＥＦＬ，ＮＴＬ，
ＤＴＬ，ＤＣＴＬ等に適用し、バィポ−ラ・トランジス
タを置きかえることができる。

バイポーラ・トランジスタにくらべて容量が非常に４・
さし・こと、キャリア蓄積効果をほとんどなくすること
ができる等により、高速論理演算が可能となる。その際
集積回路へのみ組み込み方は、１２Ｌへの適用で述べた
構造だけなく、第１０図ａ，ｂの如く、ｎ＋領域１３′
まで凹部を形成し、ｎ型低不純物密度領域１３を凸部の
みに残す構造（第１０図ａ）、およびＰ型基板１７まで
凹部を形成し、ｎ＋領域１３′、低不純物密度領域１３
を凸部に残す構造（第１０図ｂ）として各電極２，３を
絶縁物２１，２１′を介して側壁から取り出してもよい
。又、第１０図ｃに示す如く、Ｐ型基板１７とｎ型低不
純物密度領域１３との境界の一部にｎ十領域１４を設け
る構造とすることもできる。第１０図ａ，ｂの場合は、
集積度を向上することができ、第１０図ｃの場合は、ソ
ースを凸部上面にしたものである。第１０図ａ，ｂ，ｃ
の制御電極にはＭＩＳ型でもよい。勿論、これまでに述
べてきた構造におし、も、ソースとドレィンを逆にする
ことができるのは当然である。例えば、第１１図に示す
如く、ＳＩＴでＣＭＯＳと同様な集積回路を組む場合、
１３′，１４をｎ＋領域、１３と１６をそれぞれｎチャ
ンネル，Ｐチャンネルの低不純物密度チャンネル領域と
１２と１５をショットキー型の制御電極、１６′，１７
をｐ型高不純物密度領域とすると、ソースが凸部上面（
出力）、ゲートが絶縁物２１上の凹部底面、ドレィン端
子がそれぞれ４と７からとり出すことができ、集積度を
向上でき、しかも動作速度を遠くできる。これは、ショ
ットキー型ＳＩＴを用いた場合であるが、ＭＩＳ型でも
同様である。第１１図の例では、ｎチャンネル、ｐチャ
ンネルＳＩＴの出力端子が、それぞれのソースになって
いるが、通常のＣ−ＭＯＳのように、１３′，１６′を
ドレインとすることももちろんできる。以上、実施例に
もとづき具体的に述べたように、ショットキー型、肌Ｓ
型の制御電極を凹部側面に接触し底面とは絶縁物を介し
て設けることにより、高速，低消費電力，高集積密度の
集積回路を組むことができ、また、リニア・ＩＣの場合
には、高周波，低歪の集積回路にも用いることができ、
工業的価値は大きい。

また、ＳＩＴを中心に述べてきたが、本発明による構造
は、ＦＥＴ，トランジスタにも応用できる。

半導体材料として、Ｓｊを例に述べたが、蛇，ＧａＡｓ
等ｍ−Ｖ化合物等、他の材料を用いることもできる。

【図面の簡単な説明】

第１図ａ〜ｃは従来のＳＩＴＬ−１２Ｌの断面図及び等
価回路を示す図、第２図はＳＩＴの静特性を示す図、第
３図は従来のＳＩＴＬ−１２Ｌの拡大断面図の１例、第
４図は改良型ＳＩＴＬの基本的な一具体例を示す図、第
５図は第４図のような１２Ｌを実現する製造法の１例を
示す図、第６図は改良型ＳＩＴＬの他の例を示す図、第
７図は第６図の構造例の製造方法の１例を説明するため
の図、第８図は本発明によるＳＩＴＬを示す図、第９図
は１２ＬのィンジェクタとしてＳＩＴもしくは通常のＦ
ＥＴを用いることとも可能であることを示す一例、第１
０図、第１１図は本発明の他の例を示す具体例である。第１図第２図第３図第４図第５図第５図第６図第７図第８図第９図第１０図第１１図

Claims

【特許請求の範囲】１主電流の注入電極構造と、主電流の取出電極構造と
、主電流の流れる半導体領域とからなり、前記半導体領
域は凹部を有し、前記凹部の底面の少なくとも一部分上
に絶縁物領域を設け、前記絶縁物領域上に配置され、か
つ前記凹部側壁で前記半導体領域に接する制御電極構造
が、シヨツトキー型構造、ＭＩＳ型構造のうち少なくと
も一つをもつ静電誘導トランジスタを駆動トランジスタ
となし、負荷トランジスタとして横型バイポーラ・トラ
ンジスタを含んで論理回路を形成し、前記バイポーラ・
トランジスタのコレクタと、前記静電誘導トランジスタ
のゲートとが一体もしくは短絡されており、前記バイポ
ーラ・トランジスタのベースと前記静電誘導トランジス
タのソースが一体となつた構造をもたせたことを特徴と
する半導体集積回路装置。２主電流の注入電極構造と、主電流の取出電極構造と
、主電流の流れる半導体領域とからなり、前記半導体領
域は凹部を有し、前記凹部の底面の少なくとも一部分上
に絶縁物領域を設け、前記絶縁物領域上に配置され、か
つ前記凹部側壁で前記半導体領域に接する制御電極構造
が、シヨツトキー型構造、ＭＩＳ型構造のうち少なくと
も一つをもつ静電誘導トランジスタを駆動トランジスタ
となし、負荷トランジスタを形成する横型電界効果トラ
ンジスタを含んで論理回路を形成し、前記横型電界効果
トランジスタのドレイン及びゲートが、出力トランジス
タを形成する前記静電誘導トランジスタのゲート及びソ
ースとそれぞれ短絡もしくは一体となつていることを特
徴とする半導体集積回路装置。