JPH06132538A - ダイナミック絶縁回路を設けた半導体電子デバイス - Google Patents
ダイナミック絶縁回路を設けた半導体電子デバイスInfo
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- JPH06132538A JPH06132538A JP4325519A JP32551992A JPH06132538A JP H06132538 A JPH06132538 A JP H06132538A JP 4325519 A JP4325519 A JP 4325519A JP 32551992 A JP32551992 A JP 32551992A JP H06132538 A JPH06132538 A JP H06132538A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【目的】 ダイナミック絶縁回路を設けた半導体電子デ
バイスの制御回路が負電荷の過渡状態でも確実に絶縁状
態を保つ。 【構成】 スイッチＳ１は絶縁領域と接地点を、スイッ
チＳ２は絶縁領域とパワートランジスタのコレクタ又は
ドレインと、スイッチＳ３は絶縁領域と制御回路トラン
ジスタの領域とそれぞれ接続するようになっている。制
御回路のダイナミック絶縁回路は駆動回路ＣＰＩで構成
され、接地点又は絶縁領域の電位がパワートランジスタ
のコレクタ若しくはドレインの電圧又は制御回路領域の
電位より低ければスイッチＳ１を閉じ、パワートランジ
スタのコレクタ又はドレインの電位が接地点又は絶縁領
域の電位より低ければＳ２を閉じると同時にＳ１を開
き、制御回路領域の電位が接地点又は絶縁領域より低け
ればＳ３を閉じると同時にＳ１を開くように制御する。
バイスの制御回路が負電荷の過渡状態でも確実に絶縁状
態を保つ。 【構成】 スイッチＳ１は絶縁領域と接地点を、スイッ
チＳ２は絶縁領域とパワートランジスタのコレクタ又は
ドレインと、スイッチＳ３は絶縁領域と制御回路トラン
ジスタの領域とそれぞれ接続するようになっている。制
御回路のダイナミック絶縁回路は駆動回路ＣＰＩで構成
され、接地点又は絶縁領域の電位がパワートランジスタ
のコレクタ若しくはドレインの電圧又は制御回路領域の
電位より低ければスイッチＳ１を閉じ、パワートランジ
スタのコレクタ又はドレインの電位が接地点又は絶縁領
域の電位より低ければＳ２を閉じると同時にＳ１を開
き、制御回路領域の電位が接地点又は絶縁領域より低け
ればＳ３を閉じると同時にＳ１を開くように制御する。
Description
【０００１】
【産業上の利用分野】本発明は、同一チップ内に集積し
た少なくとも一つのパワートランジスタと少なくとも一
つの制御回路を有するダイナミック絶縁回路を設けた半
導体電子デバイスに関するものである。
た少なくとも一つのパワートランジスタと少なくとも一
つの制御回路を有するダイナミック絶縁回路を設けた半
導体電子デバイスに関するものである。
【０００２】
【従来の技術】同一チップ内に集積した少なくとも一つ
のパワートランジスタと少なくとも一つの集積制御回路
を有するダイナミック絶縁回路を設けた半導体電子デバ
イスのチップでは、通常個々の素子を確実に電気的に絶
縁し、その結果としてデバイスの正確な動作を達成する
ために絶縁領域が設けられている。
のパワートランジスタと少なくとも一つの集積制御回路
を有するダイナミック絶縁回路を設けた半導体電子デバ
イスのチップでは、通常個々の素子を確実に電気的に絶
縁し、その結果としてデバイスの正確な動作を達成する
ために絶縁領域が設けられている。
【０００３】上記絶縁領域がその機能を達成するために
は、上記絶縁領域によって構成されているパラサイト縦
形トランジスタの二つの接合部を逆バイアスする必要が
ある。これはデバイスに加えられる最低電圧より高くな
い電位点に上記絶縁領域を接続することにより達成され
る。したがって、供給電源より低い電位点は通常接地さ
れているので、上記絶縁領域もまた同様の理由により接
地されている。
は、上記絶縁領域によって構成されているパラサイト縦
形トランジスタの二つの接合部を逆バイアスする必要が
ある。これはデバイスに加えられる最低電圧より高くな
い電位点に上記絶縁領域を接続することにより達成され
る。したがって、供給電源より低い電位点は通常接地さ
れているので、上記絶縁領域もまた同様の理由により接
地されている。
【０００４】
【発明が解決しようとする課題】しかしながら、以上の
対策はほとんどの場合効果がない。実際には、例えば、
負荷のスイッチング又は電源に現れる見せかけのパルス
によって、パワートランジスタのコレクタ（Ｃp ）の電
圧（Ｖout ）が一時的に負の値になり、いわゆる「サブ
グランド」状態になる。
対策はほとんどの場合効果がない。実際には、例えば、
負荷のスイッチング又は電源に現れる見せかけのパルス
によって、パワートランジスタのコレクタ（Ｃp ）の電
圧（Ｖout ）が一時的に負の値になり、いわゆる「サブ
グランド」状態になる。
【０００５】このような場合にパラサイト縦形半導体が
導通するのを防ぐために、フランス特許公開公報NO. ８
９／１６１４４のダイナミック絶縁回路では、上記パワ
ートランジスタのコレクタの電圧（Ｖout ）が正のとき
上記絶縁領域は接地点と接続した状態に保ち、Ｖout に
サブグランド過渡現象が生じるとき、接地点から上記パ
ワートランジスタのコレクタ接続を切り換えるよう提案
されている。
導通するのを防ぐために、フランス特許公開公報NO. ８
９／１６１４４のダイナミック絶縁回路では、上記パワ
ートランジスタのコレクタの電圧（Ｖout ）が正のとき
上記絶縁領域は接地点と接続した状態に保ち、Ｖout に
サブグランド過渡現象が生じるとき、接地点から上記パ
ワートランジスタのコレクタ接続を切り換えるよう提案
されている。
【０００６】しかしながら、上記既知のダイナミック絶
縁回路では、負電圧の過渡現象が制御回路に生じたとき
でさえ上記パラサイト縦形トランジスタが導通すること
による上記絶縁領域の誤動作が起こるという問題があっ
た。
縁回路では、負電圧の過渡現象が制御回路に生じたとき
でさえ上記パラサイト縦形トランジスタが導通すること
による上記絶縁領域の誤動作が起こるという問題があっ
た。
【０００７】本発明の目的は、以上の問題点を解決し、
次のような利点を有する半導体電子デバイスを提供しよ
うとするものである。 −制御回路上で負電圧の過渡状態が起こっても確実に絶
縁状態を保つこと。 −多結晶シリコン処理を必要としない集積構造によりダ
イナミック絶縁回路の製造コストを低減すること。 −ダイナミック絶縁機能を果たす同調スイッチを駆動す
る判断回路部分を拡張し、最適に動作させること。 −互いに接続されていない複数の絶縁領域が、共通基板
に加えられる電圧が変動する場合にもダイナミック絶縁
動作が行われること。
次のような利点を有する半導体電子デバイスを提供しよ
うとするものである。 −制御回路上で負電圧の過渡状態が起こっても確実に絶
縁状態を保つこと。 −多結晶シリコン処理を必要としない集積構造によりダ
イナミック絶縁回路の製造コストを低減すること。 −ダイナミック絶縁機能を果たす同調スイッチを駆動す
る判断回路部分を拡張し、最適に動作させること。 −互いに接続されていない複数の絶縁領域が、共通基板
に加えられる電圧が変動する場合にもダイナミック絶縁
動作が行われること。
【０００８】
【課題を解決するための手段】本発明は、同一チップに
集積した少なくとも一つのパワートランジスタと少なく
とも一つの制御回路を有するダイナミック絶縁回路を具
え、制御回路の個々の素子を互いにかつパワートランジ
スタから絶縁する一つの絶縁領域と、この絶縁領域と接
地点とを接続する第１スイッチと、絶縁領域とパワート
ランジスタのコレクタ又はドレインとを接続する第２ス
イッチと、パワートランジスタのコレクタ又はドレイ
ン、接地点、第１スイッチ及び第２スイッチに接続さ
れ、かつ、コレクタ又はドレインの電位が接地電位より
高いか低いかによって第１スイッチ又は第２スイッチを
それぞれ閉じる命令を生ずる駆動回路とを前記チップに
形成した半導体電子デバイスにおいて、前記絶縁領域を
制御回路トランジスタの領域に接続する第３スイッチを
具え、前記第３スイッチと制御回路トランジスタの前記
領域とに接続され、かつ、制御回路トランジスタの前記
領域の電位が接地点の電位又は絶縁領域の電位より低い
とき第３スイッチを閉じ、第１スイッチを開く命令を与
えるよう前記操作を構成したことを特徴とする。
集積した少なくとも一つのパワートランジスタと少なく
とも一つの制御回路を有するダイナミック絶縁回路を具
え、制御回路の個々の素子を互いにかつパワートランジ
スタから絶縁する一つの絶縁領域と、この絶縁領域と接
地点とを接続する第１スイッチと、絶縁領域とパワート
ランジスタのコレクタ又はドレインとを接続する第２ス
イッチと、パワートランジスタのコレクタ又はドレイ
ン、接地点、第１スイッチ及び第２スイッチに接続さ
れ、かつ、コレクタ又はドレインの電位が接地電位より
高いか低いかによって第１スイッチ又は第２スイッチを
それぞれ閉じる命令を生ずる駆動回路とを前記チップに
形成した半導体電子デバイスにおいて、前記絶縁領域を
制御回路トランジスタの領域に接続する第３スイッチを
具え、前記第３スイッチと制御回路トランジスタの前記
領域とに接続され、かつ、制御回路トランジスタの前記
領域の電位が接地点の電位又は絶縁領域の電位より低い
とき第３スイッチを閉じ、第１スイッチを開く命令を与
えるよう前記操作を構成したことを特徴とする。
【０００９】
【作用】本発明の同一チップに少なくとも一つのパワー
トランジスタと少なくとも一つの集積制御回路を有する
ダイナミック絶縁回路を設けた半導体電子デバイスで
は、制御回路トランジスタの電位が接地点の電位又は絶
縁領域の電位より低くなるとすぐに駆動回路の命令の下
で第３スイッチを閉じると同時に第１スイッチを開くの
で、制御回路が負電荷の過渡状態でも絶縁状態を良好に
保つことができる。
トランジスタと少なくとも一つの集積制御回路を有する
ダイナミック絶縁回路を設けた半導体電子デバイスで
は、制御回路トランジスタの電位が接地点の電位又は絶
縁領域の電位より低くなるとすぐに駆動回路の命令の下
で第３スイッチを閉じると同時に第１スイッチを開くの
で、制御回路が負電荷の過渡状態でも絶縁状態を良好に
保つことができる。
【００１０】
【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。図１は、パワーステージと、単純化
するために集積制御回路を一つだけの素子で示した制御
回路とからなる半導体電子デバイスの一実施例を示す。
低電圧ｎｐｎトランジスタは、Ｅ1 ，Ｂ1 ，Ｃ1 でそれ
ぞれ示されたエミッタ、ベース、コレクタを具える。単
一のパワートランジスタもまたｎｐｎ型であり、ＥP ，
ＢP，ＣP でそれぞれ示されたエミッタ、ベース、コレ
クタを具える。ＥP は供給電源の「−」端とともに、
（直接又は当該チップに形成した一つ又は二つ以上の受
動素子又は当該チップとは別個に設けた受動素子を介し
て）接地されている。
て詳細に説明する。図１は、パワーステージと、単純化
するために集積制御回路を一つだけの素子で示した制御
回路とからなる半導体電子デバイスの一実施例を示す。
低電圧ｎｐｎトランジスタは、Ｅ1 ，Ｂ1 ，Ｃ1 でそれ
ぞれ示されたエミッタ、ベース、コレクタを具える。単
一のパワートランジスタもまたｎｐｎ型であり、ＥP ，
ＢP，ＣP でそれぞれ示されたエミッタ、ベース、コレ
クタを具える。ＥP は供給電源の「−」端とともに、
（直接又は当該チップに形成した一つ又は二つ以上の受
動素子又は当該チップとは別個に設けた受動素子を介し
て）接地されている。
【００１１】図１において、１はＮ+ ドープ半導体材料
基板を、２はＮドープ層を、３はＰドープ絶縁領域をそ
れぞれ示す。絶縁領域３は制御回路の個々の素子を互い
に又は上記パワートランジスタと絶縁するように形成さ
れており、上記絶縁領域と関連して形成されるパラサイ
ト（寄生）トランジスタの両方の接合が常に逆バイアス
されるように、上記パワートランジスタのＩＳＯ端もま
た接地されている。
基板を、２はＮドープ層を、３はＰドープ絶縁領域をそ
れぞれ示す。絶縁領域３は制御回路の個々の素子を互い
に又は上記パワートランジスタと絶縁するように形成さ
れており、上記絶縁領域と関連して形成されるパラサイ
ト（寄生）トランジスタの両方の接合が常に逆バイアス
されるように、上記パワートランジスタのＩＳＯ端もま
た接地されている。
【００１２】図２において、図１に示したデバイスの等
価回路を示している。図２では、ｎｐｎ縦形パラサイト
トランジスタ（Ｑvi）を示しており、このｎｐｎ縦形パ
ラサイトトランジスタは、通常両方の接合は逆バイアス
となっており、縦形パワートランジスタ（Ｑpv）と絶縁
領域３の内部に形成された駆動回路の信号トランジスタ
（ＱS1）との間を確実に絶縁している。
価回路を示している。図２では、ｎｐｎ縦形パラサイト
トランジスタ（Ｑvi）を示しており、このｎｐｎ縦形パ
ラサイトトランジスタは、通常両方の接合は逆バイアス
となっており、縦形パワートランジスタ（Ｑpv）と絶縁
領域３の内部に形成された駆動回路の信号トランジスタ
（ＱS1）との間を確実に絶縁している。
【００１３】図３は、公知技術（フランス特許公開公報
NO. ８９／１６１４４）のダイナミック絶縁回路の基本
ダイヤグラムを示す。図３において、Ｐは駆動回路を示
す。駆動回路ＰはパワートランジスタのコレクタＣP の
電圧レベルを検査し、上記コレクタＣP の電位が接地電
位より高い間スイッチＳ１（縦形ＭＯＳトランジスタ又
はバイポーラトランジスタから構成されている）を閉じ
た状態に保ち、かつ、スイッチＳ２（横形ＭＯＳトラン
ジスタから構成されている）を開いた状態に保持する。
上記コレクタＣP の電位が過渡的に接地電位以下になる
とすぐ、駆動回路ＰはスイッチＳ１を開き、同時にスイ
ッチＳ２を閉じるように命令する。
NO. ８９／１６１４４）のダイナミック絶縁回路の基本
ダイヤグラムを示す。図３において、Ｐは駆動回路を示
す。駆動回路ＰはパワートランジスタのコレクタＣP の
電圧レベルを検査し、上記コレクタＣP の電位が接地電
位より高い間スイッチＳ１（縦形ＭＯＳトランジスタ又
はバイポーラトランジスタから構成されている）を閉じ
た状態に保ち、かつ、スイッチＳ２（横形ＭＯＳトラン
ジスタから構成されている）を開いた状態に保持する。
上記コレクタＣP の電位が過渡的に接地電位以下になる
とすぐ、駆動回路ＰはスイッチＳ１を開き、同時にスイ
ッチＳ２を閉じるように命令する。
【００１４】図４ａは、本発明のダイナミック絶縁回路
の基本ダイヤグラムを示す。このダイヤグラムでは、ス
イッチ駆動回路において、スイッチＳ３及びスイッチ駆
動回路ＣＰＩを制御回路トランジスタのコレクタＣ1 に
接続する代わりに上記トランジスタの他の領域に接続す
ることが考えられる。ＣＰＩが、上記パワートランジス
タのコレクタＣP の電圧レベルに加えて、上記制御回路
のコレクタＣ1 の電圧レベルを検査する。コレクタＣP
及びコレクタＣ1 の電位が接地電位より高い間、ＣＰＩ
はスイッチＳ１を閉じた状態に保ち、かつ、スイッチＳ
２及びスイッチＳ３を開いた状態に保つ。コレクタＣP
又はコレクタＣ1 の電位が接地電位より過渡的に低くな
るとすぐにＣＰＩはスイッチＳ１を開き、かつ、スイッ
チＳ２及びスイッチＳ３を閉じるように命令する。すな
わち、最も負の状態になる端子に結合したスイッチを閉
じるよう命令する。
の基本ダイヤグラムを示す。このダイヤグラムでは、ス
イッチ駆動回路において、スイッチＳ３及びスイッチ駆
動回路ＣＰＩを制御回路トランジスタのコレクタＣ1 に
接続する代わりに上記トランジスタの他の領域に接続す
ることが考えられる。ＣＰＩが、上記パワートランジス
タのコレクタＣP の電圧レベルに加えて、上記制御回路
のコレクタＣ1 の電圧レベルを検査する。コレクタＣP
及びコレクタＣ1 の電位が接地電位より高い間、ＣＰＩ
はスイッチＳ１を閉じた状態に保ち、かつ、スイッチＳ
２及びスイッチＳ３を開いた状態に保つ。コレクタＣP
又はコレクタＣ1 の電位が接地電位より過渡的に低くな
るとすぐにＣＰＩはスイッチＳ１を開き、かつ、スイッ
チＳ２及びスイッチＳ３を閉じるように命令する。すな
わち、最も負の状態になる端子に結合したスイッチを閉
じるよう命令する。
【００１５】もしこの集積回路においてサブグランド状
態になる端子が他に存在するなら、上記のようにスイッ
チＳ２及びスイッチＳ３に加えて、上記接地電位以下に
なりやすい端子の数に等しいスイッチを同様に設置すれ
ばよい。
態になる端子が他に存在するなら、上記のようにスイッ
チＳ２及びスイッチＳ３に加えて、上記接地電位以下に
なりやすい端子の数に等しいスイッチを同様に設置すれ
ばよい。
【００１６】基準電位が接地電位であるので図４ａの回
路は、サーキットＣＰＩに対する別個の電源ＶS を設け
てサブグランド状態の過渡現象の間でもＣＰＩに電力を
供給できるようにする必要がある。この別個の電源は、
例えば過渡現象の間にＣＰＩ電力を供給するように一様
に充電されたコンデンサをもって構成することができ
る。
路は、サーキットＣＰＩに対する別個の電源ＶS を設け
てサブグランド状態の過渡現象の間でもＣＰＩに電力を
供給できるようにする必要がある。この別個の電源は、
例えば過渡現象の間にＣＰＩ電力を供給するように一様
に充電されたコンデンサをもって構成することができ
る。
【００１７】図４ａの回路に比べて図４ｂの回路は接地
電位の代わりに基準電位としてＩＳＯ端子の電位を使用
するものである。
電位の代わりに基準電位としてＩＳＯ端子の電位を使用
するものである。
【００１８】図５は、図４ａのサーキットＣＰＩの一実
施例のダイヤグラムを示す。Ａ１及びＡ２はそれぞれ電
圧コンパレータを示し、ＮはＮＯＲ論理回路を示す。電
圧源ＶB はダイオードＤＡ１，ＤＡ２での電圧降下を補
償するものである。
施例のダイヤグラムを示す。Ａ１及びＡ２はそれぞれ電
圧コンパレータを示し、ＮはＮＯＲ論理回路を示す。電
圧源ＶB はダイオードＤＡ１，ＤＡ２での電圧降下を補
償するものである。
【００１９】図６は、単一の半導体材料チップに集積さ
れたソリッドステート型２方向スイッチ（ＱＡ／ＱＢ）
に適用された本発明に係るダイナミック絶縁回路の基本
ダイヤグラムを示す。このダイヤグラムでは、（図５と
比べて）単純化するために個々の制御回路のコレクタ端
子及びドレイン端子にノードＩＳＯ Ａ及びノードＩＳ
Ｏ Ｂを接続するスイッチＳ３Ａ及びスイッチＳ３Ｂを
省略している。パワースイッチＱＡ，ＱＢは、駆動回路
Ａ，Ｂにもそれぞれ設けられ、上記機能を果たす適当な
回路によって操作される。
れたソリッドステート型２方向スイッチ（ＱＡ／ＱＢ）
に適用された本発明に係るダイナミック絶縁回路の基本
ダイヤグラムを示す。このダイヤグラムでは、（図５と
比べて）単純化するために個々の制御回路のコレクタ端
子及びドレイン端子にノードＩＳＯ Ａ及びノードＩＳ
Ｏ Ｂを接続するスイッチＳ３Ａ及びスイッチＳ３Ｂを
省略している。パワースイッチＱＡ，ＱＢは、駆動回路
Ａ，Ｂにもそれぞれ設けられ、上記機能を果たす適当な
回路によって操作される。
【００２０】この場合、制御回路内のパワートランジス
タＱA ，ＱB を含む基本素子は二つの外部電源によって
ＳA ，ＳB に与えられる電位に自由に追従する必要があ
るため、パワートランジスタＱA ，ＱB の制御回路の二
つの絶縁領域は互いに接続されない。
タＱA ，ＱB を含む基本素子は二つの外部電源によって
ＳA ，ＳB に与えられる電位に自由に追従する必要があ
るため、パワートランジスタＱA ，ＱB の制御回路の二
つの絶縁領域は互いに接続されない。
【００２１】（数百ボルトのオーダーで）加えられた電
圧に耐えるために、パワートランジスタＱＡ，ＱＢは縦
形トランジスタでなければならい。従ってパワートラン
ジスタＱＡ，ＱＢのドレイン（図６に示すようにパワー
トランジスタＱＡ，ＱＢがバイポーラトランジスタであ
ってＭＯＳトランジスタでなければコレクタ）は、パワ
ートランジスタＱＡ，ＱＢが形成されている半導体チッ
プの基板で構成される。
圧に耐えるために、パワートランジスタＱＡ，ＱＢは縦
形トランジスタでなければならい。従ってパワートラン
ジスタＱＡ，ＱＢのドレイン（図６に示すようにパワー
トランジスタＱＡ，ＱＢがバイポーラトランジスタであ
ってＭＯＳトランジスタでなければコレクタ）は、パワ
ートランジスタＱＡ，ＱＢが形成されている半導体チッ
プの基板で構成される。
【００２２】この種の構造では、チップの表面から導出
する二つの端子ＳA ，ＳB 間に交流起動力を印加する
と、基板の電位は局地的な接地点に対して交互に極性が
反転することになる。
する二つの端子ＳA ，ＳB 間に交流起動力を印加する
と、基板の電位は局地的な接地点に対して交互に極性が
反転することになる。
【００２３】本発明のダイナミック絶縁回路では、駆動
回路Ａの命令の下で、スイッチＱＡの制御回路素子の絶
縁ノードＩＳＯ Ａがより負の局地電位ＳA に、又はＳ
A より負ならば電位Ｄにと選択的に接続されるようにな
る。同様に絶縁ノードＩＳＯＢは、駆動回路Ｂの命令の
下で絶縁ノードＩＳＯ Ａの変化に関係なく常に電位Ｓ
B と電位Ｄのうち低い方に接続される（図では、ＧＮＤ
Ａ，ＧＮＤＢは接地点を、ＶS Ａ，ＶS Ｂは別個の電源
を、ＶinＡ，ＶinＢは図示しない外部論理回路から与え
られるスイッチＱＡ，ＱＢの同期制御を行うための付属
の制御入力をそれぞれ示す）。
回路Ａの命令の下で、スイッチＱＡの制御回路素子の絶
縁ノードＩＳＯ Ａがより負の局地電位ＳA に、又はＳ
A より負ならば電位Ｄにと選択的に接続されるようにな
る。同様に絶縁ノードＩＳＯＢは、駆動回路Ｂの命令の
下で絶縁ノードＩＳＯ Ａの変化に関係なく常に電位Ｓ
B と電位Ｄのうち低い方に接続される（図では、ＧＮＤ
Ａ，ＧＮＤＢは接地点を、ＶS Ａ，ＶS Ｂは別個の電源
を、ＶinＡ，ＶinＢは図示しない外部論理回路から与え
られるスイッチＱＡ，ＱＢの同期制御を行うための付属
の制御入力をそれぞれ示す）。
【００２４】本発明のダイナミック絶縁回路の原理によ
れば、少なくともスイッチＳ１に、メタルゲートＮＭＯ
Ｓトランジスタと、スライス表面に成長させた厚い酸化
層を選択的にエッチングした後ゲート酸化膜を成長させ
て得られるチャネル領域を設けることが好ましい。スイ
ッチＳ１，Ｓ２両方に「二重拡散」型、つまりソース領
域とチャネル領域の両方を拡散で形成した（チャネル領
域は表面に沿って一様でないドープ濃度プロファイルを
持っている）のメタルゲートＮＭＯＳトランジスタを設
けることが好ましい。
れば、少なくともスイッチＳ１に、メタルゲートＮＭＯ
Ｓトランジスタと、スライス表面に成長させた厚い酸化
層を選択的にエッチングした後ゲート酸化膜を成長させ
て得られるチャネル領域を設けることが好ましい。スイ
ッチＳ１，Ｓ２両方に「二重拡散」型、つまりソース領
域とチャネル領域の両方を拡散で形成した（チャネル領
域は表面に沿って一様でないドープ濃度プロファイルを
持っている）のメタルゲートＮＭＯＳトランジスタを設
けることが好ましい。
【００２５】スイッチＳ１，Ｓ２を上述したように製造
することは以下の理由により好ましい。 − ＮＭＯＳトランジスタスイッチは絶縁構造のパラサ
イトバイポーラトランジスタより動作が速く、その結果
後者のトランジスタでは静止時にも接続時にも導通不可
能である。 − 二重拡散したＮＭＯＳトランジスタのチャネル長
は、均一濃度のチャネル領域を持ち、チャネル長はホト
リソグラフ工程により決まるトランジスタに対してソー
ス及びバルク領域の横方向の拡散の差により決定され
る。 − 二重拡散したＮＭＯＳトランジスタの耐電圧は高
い。
することは以下の理由により好ましい。 − ＮＭＯＳトランジスタスイッチは絶縁構造のパラサ
イトバイポーラトランジスタより動作が速く、その結果
後者のトランジスタでは静止時にも接続時にも導通不可
能である。 − 二重拡散したＮＭＯＳトランジスタのチャネル長
は、均一濃度のチャネル領域を持ち、チャネル長はホト
リソグラフ工程により決まるトランジスタに対してソー
ス及びバルク領域の横方向の拡散の差により決定され
る。 − 二重拡散したＮＭＯＳトランジスタの耐電圧は高
い。
【００２６】図７に、図４ａ，４ｂのスイッチＳ１，Ｓ
２を「二重拡散」型で、薄い酸化層の下に設けたチャネ
ル領域を有するメタルゲートＮＭＯＳトランジスタとを
具える構造の一実施例を示す。図において、Ｓｏ１，Ｇ
１，Ｄ１は、スイッチＳ１を形成するトランジスタのソ
ース端子、ゲート端子、ドレイン端子をそれぞれ示す。
一方Ｓｏ２，Ｇ２，Ｄ２は、スイッチＳ２を形成するト
ランジスタのソース端子、ゲート端子、ドレイン端子を
それぞれ示す。
２を「二重拡散」型で、薄い酸化層の下に設けたチャネ
ル領域を有するメタルゲートＮＭＯＳトランジスタとを
具える構造の一実施例を示す。図において、Ｓｏ１，Ｇ
１，Ｄ１は、スイッチＳ１を形成するトランジスタのソ
ース端子、ゲート端子、ドレイン端子をそれぞれ示す。
一方Ｓｏ２，Ｇ２，Ｄ２は、スイッチＳ２を形成するト
ランジスタのソース端子、ゲート端子、ドレイン端子を
それぞれ示す。
【００２７】図８から図１１は図７に示す構造を製造す
る順次の工程を示す。 １）Ｎ導電型で、抵抗の低い単結晶基板１の上に同じ導
電型のｎ- エピタキシャル層２を成長させる。 ２）ｐ型（ｐ- 型の埋め込み層）集積制御回路を絶縁す
るために絶縁領域３を形成し、さらにｎ型の（ｎ- 型の
埋め込み層）集積制御回路のｎｐｎトランジスタの低抵
抗コレクタ領域４を形成する（この領域は、Ｓ１となる
ＮＭＯＳトランジスタの低抵抗のドレイン領域として働
く）。 ３）ｎ型の第２エピタキシャル層５を成長させる。 ４）集積制御回路のｎｐｎトランジスタの水平絶縁領域
及び低抵抗コレクタ領域をデバイス表面にそれぞれ接続
するためのｐ+ 型の絶縁領域６及びｎ+ 型のシンク７を
それぞれ形成する。 ５）ＮＭＯＳトランジスタの深いバルク領域８を形成す
る（深いバルク領域８は集積制御回路のｎｐｎトランジ
スタのベース領域に相当する）。 ６）ＮＭＯＳトランジスタのバルク領域９を形成する
（図９参照）。 ７）ＮＭＯＳトランジスタのソース領域１０を形成す
る。ソース領域１０は、集積制御回路のｎｐｎトランジ
スタのエミッタ領域に相当する（図１０参照）。 ８）厚い酸化膜１１を選択的にエッチングした後、ゲー
ト酸化膜１２を成長させてチャネル領域を形成する（図
１１参照）。 ９）コンタクトホールを形成し、金属配線を形成する
（ＮＭＯＳトランジスタのゲート電極として作用する金
属膜とデバイスの素子を相互接続する配線）に基板の裏
側を金属で被覆する（図７参照）。
る順次の工程を示す。 １）Ｎ導電型で、抵抗の低い単結晶基板１の上に同じ導
電型のｎ- エピタキシャル層２を成長させる。 ２）ｐ型（ｐ- 型の埋め込み層）集積制御回路を絶縁す
るために絶縁領域３を形成し、さらにｎ型の（ｎ- 型の
埋め込み層）集積制御回路のｎｐｎトランジスタの低抵
抗コレクタ領域４を形成する（この領域は、Ｓ１となる
ＮＭＯＳトランジスタの低抵抗のドレイン領域として働
く）。 ３）ｎ型の第２エピタキシャル層５を成長させる。 ４）集積制御回路のｎｐｎトランジスタの水平絶縁領域
及び低抵抗コレクタ領域をデバイス表面にそれぞれ接続
するためのｐ+ 型の絶縁領域６及びｎ+ 型のシンク７を
それぞれ形成する。 ５）ＮＭＯＳトランジスタの深いバルク領域８を形成す
る（深いバルク領域８は集積制御回路のｎｐｎトランジ
スタのベース領域に相当する）。 ６）ＮＭＯＳトランジスタのバルク領域９を形成する
（図９参照）。 ７）ＮＭＯＳトランジスタのソース領域１０を形成す
る。ソース領域１０は、集積制御回路のｎｐｎトランジ
スタのエミッタ領域に相当する（図１０参照）。 ８）厚い酸化膜１１を選択的にエッチングした後、ゲー
ト酸化膜１２を成長させてチャネル領域を形成する（図
１１参照）。 ９）コンタクトホールを形成し、金属配線を形成する
（ＮＭＯＳトランジスタのゲート電極として作用する金
属膜とデバイスの素子を相互接続する配線）に基板の裏
側を金属で被覆する（図７参照）。
【００２８】スイッチＳ２のみが高電圧下に置かれるの
で、スイッチＳ１には、（図１２に示されるように）一
様な濃度のチャネル領域を持つＮＭＯＳトランジスタを
設けることができる。
で、スイッチＳ１には、（図１２に示されるように）一
様な濃度のチャネル領域を持つＮＭＯＳトランジスタを
設けることができる。
【００２９】このような構造のデバイスを製造する場合
にも図７のデバイスを製造する上述した工程を利用する
ことができる。ただし、スイッチＳ１を形成するＮＭＯ
Ｓトランジスタの深いバルク領域、バルク領域及びソー
ス領域を形成するためのホトマスクのレイアウトは相違
させる（ＮＭＯＳトランジスタのソースとドレインは、
集積回路のｎｐｎトランジスタのエミッタの拡散と同時
に形成され、ｎ型の埋め込み層はチャネル領域によって
短絡する）。
にも図７のデバイスを製造する上述した工程を利用する
ことができる。ただし、スイッチＳ１を形成するＮＭＯ
Ｓトランジスタの深いバルク領域、バルク領域及びソー
ス領域を形成するためのホトマスクのレイアウトは相違
させる（ＮＭＯＳトランジスタのソースとドレインは、
集積回路のｎｐｎトランジスタのエミッタの拡散と同時
に形成され、ｎ型の埋め込み層はチャネル領域によって
短絡する）。
【００３０】本発明の構造をこのように変形することに
より、２つのＮＭＯＳ−ＦＥＴのチャネル領域をそれぞ
れ最適な状態で動作させることができる（例えば、２つ
の異なるしきい値電圧を与えることができる）。ＮＭＯ
Ｓ構造の欠点としては、高電圧トランジスタ（スイッチ
Ｓ２）のオン抵抗Ｒｏｎが考えられる。実際、単極デバ
イスでは導電率の変化を利用していないので、このトラ
ンジスタのソース−ドレイン間の電圧降下は大きくなり
うる。
より、２つのＮＭＯＳ−ＦＥＴのチャネル領域をそれぞ
れ最適な状態で動作させることができる（例えば、２つ
の異なるしきい値電圧を与えることができる）。ＮＭＯ
Ｓ構造の欠点としては、高電圧トランジスタ（スイッチ
Ｓ２）のオン抵抗Ｒｏｎが考えられる。実際、単極デバ
イスでは導電率の変化を利用していないので、このトラ
ンジスタのソース−ドレイン間の電圧降下は大きくなり
うる。
【００３１】以上の条件では、端子ＣP の電圧Ｖout が
負のとき（このときＳ２は閉じている）、この端子と絶
縁領域との間には、パラサイトバイポーラトランジスタ
を導通させるのに必要な電位、２７℃で約０．５Ｖより
も大きな電位差が生じた。このようにパラサイトバイポ
ーラトランジスタが導通するのを防ぐことができ、図１
３に示すように、スイッチＳ２（図５の回路の）をバイ
ポーラトランジスタで形成し、スイッチＳ１を均一濃度
チャネル領域を有するメタルゲートＮＭＯＳトランジス
タで形成する。
負のとき（このときＳ２は閉じている）、この端子と絶
縁領域との間には、パラサイトバイポーラトランジスタ
を導通させるのに必要な電位、２７℃で約０．５Ｖより
も大きな電位差が生じた。このようにパラサイトバイポ
ーラトランジスタが導通するのを防ぐことができ、図１
３に示すように、スイッチＳ２（図５の回路の）をバイ
ポーラトランジスタで形成し、スイッチＳ１を均一濃度
チャネル領域を有するメタルゲートＮＭＯＳトランジス
タで形成する。
【００３２】絶縁領域に加えられる電圧は（Ｖout が負
のとき）Ｖout とはＶcesat だけ異なる。すなわち、絶
縁領域に関連して形成されるパラサイトバイポーラトラ
ンジスタが導通するのに必要な電圧より低い。
のとき）Ｖout とはＶcesat だけ異なる。すなわち、絶
縁領域に関連して形成されるパラサイトバイポーラトラ
ンジスタが導通するのに必要な電圧より低い。
【００３３】図１４は、上述した考察に従って図６に示
す回路といくつかの素子、特に一組のスイッチＳ１A ，
Ｓ２A スイッチＱA 及び絶縁領域ＩＳＯA を設けたデバ
イスの一実施例を示すものである（図６に対応する素子
Ｓ１B ，Ｓ２B ，ＱB 及び領域ＩＳＯB は図６と同じで
ある）。図の中の記号の意味は以下の通りである。 ＣＨ：チャネルストッパー領域の端子 Ａ：ＤA のアノード また、Ｇ（ ），Ｓ（ ），Ｄ（ ）は、かっこ内に示
されたスイッチを表わすトランジスタのゲート、ソー
ス、ドレインをそれぞれ示す。
す回路といくつかの素子、特に一組のスイッチＳ１A ，
Ｓ２A スイッチＱA 及び絶縁領域ＩＳＯA を設けたデバ
イスの一実施例を示すものである（図６に対応する素子
Ｓ１B ，Ｓ２B ，ＱB 及び領域ＩＳＯB は図６と同じで
ある）。図の中の記号の意味は以下の通りである。 ＣＨ：チャネルストッパー領域の端子 Ａ：ＤA のアノード また、Ｇ（ ），Ｓ（ ），Ｄ（ ）は、かっこ内に示
されたスイッチを表わすトランジスタのゲート、ソー
ス、ドレインをそれぞれ示す。
【００３４】ドレイン端子Ｄ（Ｓ１A ）は接地されてお
り、Ｓ１A スイッチを構成するＭＯＳトランジスタのソ
ース領域は導通状態ではドレイン領域よりも正の状態に
あり、上記トランジスタのドレイン−バルクダイオード
を導通状態にすることなくｎ型トランジスタを遮断状態
に維持することができる。
り、Ｓ１A スイッチを構成するＭＯＳトランジスタのソ
ース領域は導通状態ではドレイン領域よりも正の状態に
あり、上記トランジスタのドレイン−バルクダイオード
を導通状態にすることなくｎ型トランジスタを遮断状態
に維持することができる。
【００３５】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形が可能である。変形例
としては例えば、図４ａ，４ｂにおいて、スイッチＳ３
とサーキットＣＰＩを制御回路トランジスタのコレクタ
Ｃ１に接続する代わりにこのトランジスタの他の領域に
接続することが考えられる。
ものではなく、幾多の変更や変形が可能である。変形例
としては例えば、図４ａ，４ｂにおいて、スイッチＳ３
とサーキットＣＰＩを制御回路トランジスタのコレクタ
Ｃ１に接続する代わりにこのトランジスタの他の領域に
接続することが考えられる。
【００３６】
【発明の効果】以上の説明から明らかなように、本発明
の同一チップに集積された少なくとも一つのパワートラ
ンジスタと少なくとも１つの制御回路を有するダイナミ
ック絶縁回路を設けた半導体電子デバイスによれば、制
御回路トランジスタの電位が接地点の電位又は絶縁領域
の電位より低くなるとすぐに駆動回路の命令の下で第３
スイッチを閉じると同時に第１スイッチを開くので、制
御回路が負電荷の過渡状態でも絶縁状態を良好に保つこ
とができるという効果を有する。
の同一チップに集積された少なくとも一つのパワートラ
ンジスタと少なくとも１つの制御回路を有するダイナミ
ック絶縁回路を設けた半導体電子デバイスによれば、制
御回路トランジスタの電位が接地点の電位又は絶縁領域
の電位より低くなるとすぐに駆動回路の命令の下で第３
スイッチを閉じると同時に第１スイッチを開くので、制
御回路が負電荷の過渡状態でも絶縁状態を良好に保つこ
とができるという効果を有する。
【図１】パワートランジスタ、制御トランジスタ及び絶
縁領域からなる構造の従来のデバイスを示す。
縁領域からなる構造の従来のデバイスを示す。
【図２】図１のデバイスの等価回路を示す。
【図３】公知のダイナミック絶縁回路の基本ダイヤグラ
ムを示す。
ムを示す。
【図４】図４ａは、本発明のダイナミック絶縁回路の基
本ダイヤグラムを示す。図４ｂは、ＩＳＯ端を基準電位
とした本発明のダイナミック絶縁回路の基本ダイヤグラ
ムを示す。
本ダイヤグラムを示す。図４ｂは、ＩＳＯ端を基準電位
とした本発明のダイナミック絶縁回路の基本ダイヤグラ
ムを示す。
【図５】図４の駆動回路の実際の回路のダイヤグラムを
示す。
示す。
【図６】ソリッドステート型２方向スイッチに適用した
本発明のダイナミック絶縁回路の基本ダイヤグラムを示
す。
本発明のダイナミック絶縁回路の基本ダイヤグラムを示
す。
【図７】図４ａ，４ｂのスイッチＳ１，Ｓ２の実際の構
造の第一実施例を示す。
造の第一実施例を示す。
【図８】図７の構造の実際の工程の第１段階を示す。
【図９】図７の構造の実際の工程の第２段階を示す。
【図１０】図７の構造の実際の工程の第３段階を示す。
【図１１】図７の構造の実際の工程の第４段階を示す。
【図１２】図４ａ，４ｂのスイッチＳ１，Ｓ２の実際の
構造の第二実施例を示す。
構造の第二実施例を示す。
【図１３】図４のスイッチＳ１，Ｓ２の実際の構造の第
三実施例を示す。
三実施例を示す。
【図１４】図６の回路のいくつかの素子の実際の構造の
一実施例を示す。
一実施例を示す。
１ 単結晶基板 ２ ｎ- エピタキシャル層 ３，６ 絶縁領域 ４ コレクタ領域 ５ 第２エピタキシャル層 ７ シンク ８ 深いバルク領域 ９ バルク領域 １０ ソース領域 １１ 酸化膜 １２ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 マリオ パパロ イタリア国 カターニア 95037 サン ジォヴァンニ ラ プンタ ヴィア グラ ッシー １ (72)発明者 ラファエレ ザンブラーノ イタリア国 カターニア 95037 サン ジォヴァンニ ラ プンタ ヴィア デュ カ ダオスタ 43／ア
Claims (10)
- 【請求項１】 制御回路の個々の素子を互いにかつパワ
ートランジスタから絶縁する一つの絶縁領域と、 上記絶縁領域と接地点とを接続する第１スイッチと、 上記絶縁領域と上記パワートランジスタのコレクタ又は
ドレインとを接続する第２スイッチと、 上記パワートランジスタのコレクタ又はドレイン、接地
点、上記第１スイッチ及び第２スイッチと接続され、か
つ、上記コレクタ又はドレインの電位が接地電位より高
いか低いかによって上記第１スイッチ又は上記第２スイ
ッチを閉じる命令を生ずる駆動回路と、 を前記チップに形成した半導体電子デバイスにおいて、 上記絶縁領域を制御回路トランジスタの領域に接続する
第３スイッチ（Ｓ３）を具え、 上記第３スイッチ（Ｓ３）と制御回路トランジスタの上
記領域とに接続され、かつ、上記制御回路トランジスタ
の上記領域の電位が接地点の電位より低いとき第３スイ
ッチ（Ｓ３）を閉じ、第１スイッチ（Ｓ１）を開く命令
を与えるよう前記操作を構成した、 ことを特徴とする同一チップに集積した少なくとも一つ
のパワートランジスタと少なくとも一つのモノリシック
集積制御回路を有するダイナミック絶縁回路を設けた半
導体電子デバイス。 - 【請求項２】 制御回路の個々の素子を互いにかつパワ
ートランジスタから絶縁する一つの絶縁領域と、 上記絶縁領域と接地点とを接続する第１スイッチと、 上記絶縁領域と上記パワートランジスタのコレクタ又は
ドレインとを接続する第２スイッチと、 上記パワートランジスタのコレクタ又はドレイン、接地
点、上記第１スイッチ及び第２スイッチと接続され、か
つ、上記コレクタ又はドレインの電位が接地電位より高
いか低いかによって上記第１スイッチ又は上記第２スイ
ッチを閉じる命令を生ずる駆動回路と、 を前記チップに形成した半導体電子デバイスにおいて、 上記絶縁領域を制御回路トランジスタの領域に接続する
第３スイッチ（Ｓ３）を具え、 上記第３スイッチ（Ｓ３）と制御回路トランジスタの上
記領域とに接続され、かつ、上記制御回路トランジスタ
の上記領域の電位が絶縁領域の電位より低いとき第３ス
イッチ（Ｓ３）を閉じ、第１スイッチ（Ｓ１）を開く命
令を与えるよう前記操作を構成した、 ことを特徴とする同一チップに集積した少なくとも一つ
のパワートランジスタと少なくとも一つのモノリシック
集積制御回路を有するダイナミック絶縁回路を設けた半
導体電子デバイス。 - 【請求項３】 上記第１スイッチ（Ｓ１）をメタルゲー
トＮＭＯＳトランジスタをもって構成し、そのチャネル
領域をスライス表面上に成長した薄い酸化膜の下側に形
成したことを特徴とする請求項１又は２記載のダイナミ
ック絶縁回路を設けた半導体電子デバイス。 - 【請求項４】 上記第１スイッチ（Ｓ１）を構成する上
記ＮＭＯＳトランジスタは二重拡散型であることを特徴
とする請求項３記載のダイナミック絶縁回路を設けた半
導体電子デバイス。 - 【請求項５】 二重拡散型のメタルゲートＮＭＯＳトラ
ンジスタを、上記第２スイッチ（Ｓ２）をスライス表面
で酸化膜成長した薄膜層下に形成されたチャネル領域を
具えることを特徴とする請求項４記載のダイナミック絶
縁回路を設けた半導体電子デバイス。 - 【請求項６】 上記第１スイッチ（Ｓ１）をメタルゲー
トＮＭＯＳトランジスタをもって構成し、その均一濃度
チャネル領域をスライス表面上に成長した薄い酸化膜の
下側に形成したことを特徴とする請求項４記載のダイナ
ミック絶縁回路を設けた半導体電子デバイス。 - 【請求項７】 上記第１スイッチ（Ｓ１）を構成する上
記ＮＭＯＳトランジスタは均一濃度チャネル型であり、
かつ、上記第２スイッチ（Ｓ２）をバイポーラトランジ
スタで構成したことを特徴とする請求項３記載のダイナ
ミック絶縁回路を設けた半導体電子デバイス。 - 【請求項８】 上記駆動回路（ＣＰＩ）が、出力（Ｄ
１）が上記第１スイッチ（Ｓ１）を駆動するＮＯＲ論理
回路（Ｎ）と、 「−」入力が上記制御回路トランジスタの領域と接続さ
れており、「＋」入力が接地されており、出力端子が第
３スイッチ（Ｓ３）及び上記ＮＯＲ論理回路（Ｎ）の第
１入力に接続された第１電圧コンパレータ（Ａ１）と、
「−」入力が上記パワートランジスタの領域と接続され
ており、「＋」入力が上記絶縁領域の端子（ＩＳＯ）と
接続されており、出力端子が第２スイッチ（Ｓ２）及び
上記ＮＯＲ論理回路（Ｎ）の第２入力に接続された第２
電圧コンパレータ（Ａ２）との組み合わせからなること
を特徴とする請求項３記載のダイナミック絶縁回路を設
けた半導体電子デバイス。 - 【請求項９】 ２方向スイッチを構成する２個のパワー
トランジスタ（ＱA，ＱB ）を具え、これら２個のパワ
ースイッチをそれぞれの操作回路の接地点（ＧＮＤＡ，
ＧＮＤＢ）と共通に接続されたソース又はエミッタ端子
（ＳA ，ＳB）を有する縦形トランジスタをもって構成
し、前記操作回路の各々には相互に接続されていない絶
縁領域を有する制御回路（Ａ，Ｂ）を設け、前記ソース
又はエミッタ端子（ＳA ，ＳB ）の電位がそれぞれ前記
コレクタ又はドレイン端子（Ｄ A ，ＤB ）よりも高いか
低いかに応じて各制御回路の絶縁領域の端子（ＩＳ
ＯA，ＩＳＯB ）を各パワースイッチの前記ソース又は
エミッタ端子（ＳA ，ＳB ）に接続するか又はコレクタ
又はドレイン端子（ＤA ，ＤB ）に接続するよう構成し
たことを特徴とする請求項３記載のダイナミック絶縁回
路を設けた半導体デバイス。 - 【請求項１０】 上記各制御回路のトランジスタのコレ
クタ端子又はドレイン端子の電位が共通コレクタ／ドレ
イン（Ｄ）端子又はソース／エミッタ端子に対して負で
あるとき、上記各制御回路の絶縁領域の端子を上記コレ
クタ端子又は上記ドレイン端子に接続しうる二つのスイ
ッチ（Ｓ３Ａ，Ｓ３Ｂ）を具えることを特徴とする請求
項９記載のダイナミック絶縁回路を設けた半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT91A003265 | 1991-12-05 | ||
| ITMI913265A IT1252623B (it) | 1991-12-05 | 1991-12-05 | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132538A true JPH06132538A (ja) | 1994-05-13 |
| JP3257842B2 JP3257842B2 (ja) | 2002-02-18 |
Family
ID=11361267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32551992A Expired - Fee Related JP3257842B2 (ja) | 1991-12-05 | 1992-12-04 | ダイナミック絶縁回路を設けた半導体電子デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5475273A (ja) |
| EP (1) | EP0545488B1 (ja) |
| JP (1) | JP3257842B2 (ja) |
| DE (1) | DE69213675T2 (ja) |
| IT (1) | IT1252623B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5631177A (en) * | 1992-12-07 | 1997-05-20 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated circuit with power field effect transistors |
| DE69426565T2 (de) * | 1994-09-21 | 2001-05-31 | St Microelectronics Srl | Schaltung zur Verhinderung des Durchschaltens von parasitären Bauelementen in integrierten Schaltungen bestehend aus einer Leistungsstufe un einer Niederspannungssteuerschaltung |
| US5627487A (en) * | 1995-06-28 | 1997-05-06 | Micron Technology, Inc. | Charge conserving driver circuit for capacitive loads |
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| DE69624493T2 (de) * | 1996-12-09 | 2003-06-26 | St Microelectronics Srl | Vorrichtung und Verfahren zur Unterdrückung von parasitären Effekten in einer integrierten Schaltung mit pn-Isolationszonen |
| US6057718A (en) * | 1997-02-26 | 2000-05-02 | Micron Technology, Inc. | Method and apparatus for a charge conserving driver circuit for capacitive loads |
| DE69841763D1 (de) * | 1997-10-28 | 2010-08-26 | Nxp Bv | Halbleiterbauelement mit einem halbbrücken-schaltkreis |
| EP1045501A3 (en) * | 1999-04-14 | 2003-02-12 | GATE S.p.A. | A piloting circuit for an inductive load, in particular for a dc electric motor |
| EP1221718A1 (en) | 2001-01-08 | 2002-07-10 | STMicroelectronics S.r.l. | Integrated power device with improved efficiency and reduced overall dimensions |
| JP2002324846A (ja) * | 2001-04-25 | 2002-11-08 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
| US6573562B2 (en) * | 2001-10-31 | 2003-06-03 | Motorola, Inc. | Semiconductor component and method of operation |
| JP2004247400A (ja) * | 2003-02-12 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
| JP2006311507A (ja) * | 2005-03-28 | 2006-11-09 | Matsushita Electric Ind Co Ltd | 電源スイッチ回路 |
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