JP2004247400A - 半導体装置 - Google Patents
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Abstract
【課題】寄生のサイリスタの発生を防止する、半導体装置を得ること。
【解決手段】Ｐ―ＳＵＢ５０上に形成したＮ−エピタキシャル領域５３を他のＮ−エピタキシャル領域から分離するＰ型埋め込み層５４と、Ｎ−エピタキシャル領域５３内でＮウエル内に形成されたドレイン６１と、Ｎウエルと接合しないようＮウエルの測面部を囲むＰウエル内に形成されたソース６２と、ドレイン６１とソース６２の上層部に形成されたゲート６０と、ＮウエルおよびＰウエルの下部で、Ｐウエルと接合するよう形成されたＰ型埋め込み層５２と、Ｐ型埋め込み層５２およびＰ―ＳＵＢ５０と接合するよう形成されたＮ＋埋め込み層５１とからなるＮチャンネルＭＯＳトランジスタで構成される半導体装置において、Ｎ−エピタキシャル領域５３、Ｐ―ＳＵＢ５０およびＰ型埋め込み層５４を接地電位に接続する。
【選択図】 図２
【解決手段】Ｐ―ＳＵＢ５０上に形成したＮ−エピタキシャル領域５３を他のＮ−エピタキシャル領域から分離するＰ型埋め込み層５４と、Ｎ−エピタキシャル領域５３内でＮウエル内に形成されたドレイン６１と、Ｎウエルと接合しないようＮウエルの測面部を囲むＰウエル内に形成されたソース６２と、ドレイン６１とソース６２の上層部に形成されたゲート６０と、ＮウエルおよびＰウエルの下部で、Ｐウエルと接合するよう形成されたＰ型埋め込み層５２と、Ｐ型埋め込み層５２およびＰ―ＳＵＢ５０と接合するよう形成されたＮ＋埋め込み層５１とからなるＮチャンネルＭＯＳトランジスタで構成される半導体装置において、Ｎ−エピタキシャル領域５３、Ｐ―ＳＵＢ５０およびＰ型埋め込み層５４を接地電位に接続する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関するものであり、特に、例えばモータのドライバＩＣの出力トランジスタに関するものである。
【０００２】
【従来の技術】
近年、半導体装置は高密度で高性能を達成するため、ますます複雑な構造となる傾向にある。そのため、複雑な構造の半導体装置は様々な寄生トランジスタ等の寄生素子を形成することとなり、この寄生トランジスタ等が半導体装置の動作に悪影響を及ぼすことがある。
【０００３】
例えば、外来サージなどにより半導体装置の回路にトリガが入力されると、半導体装置の回路中に発生する寄生のサイリスタがターンオンし、過大な電流が流れ続けるラッチアップ現象が引き起こされる場合がある。具体的には、モータなどのドライバインバータＩＣ等に用いる三相下側アームにおける下側駆動用出力トランジスタにおいてはトランジスタのスイッチング時にモータ駆動コイルに起因する逆起電力が発生し、不要な負電位が生起するため、ラッチアップ現象が深刻な問題となる。
【０００４】
半導体装置のうちＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造に着目した場合、ＭＯＳトランジスタ内に次のような寄生のトランジスタが形成される。例えばＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳという）の場合、ＮＭＯＳのドレイン領域を形成するＮウエルとこのＮウエルの直下でＰ型のシリコン基板上に形成されるＮ型の埋め込み層、Ｐ型のシリコン基板、このＮＭＯＳとは分離した位置に形成されたＮ型のシリコン層で形成される島領域がそれぞれエミッタ、ベース、コレクタとして機能する寄生のＮＰＮトランジスタを構成する。そして、例えばエミッタであるドレインに負の電圧が印加されると寄生のＮＰＮトランジスタが動作してＮ型のシリコン層で形成される他の島領域から電流を引き出すこととなる。この引き出し電流が大きいと、ＮＰＮトランジスタが半導体装置の誤動作を招くこととなる。その上、このようにして発生した寄生のＮＰＮトランジスタとこの他の場所で発生した寄生のＰＮＰトランジスタが寄生サイリスタ構造を形成すると、外来サージ等によりサイリスタがターンオンしてラッチアップ現象を引き起こし、最悪の場合半導体装置の素子を熱破壊させることとなる。
【０００５】
また従来のＭＯＳトランジスタとしては、フルアイソレーションタイプのＭＯＳトランジスタも使われている。例えば、このフルアイソレーションタイプのＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳという）の場合は、Ｐ型のシリコン基板上に形成したＮ型のエピタキシャル領域をＰ型の分離領域により分離して複数の島領域を形成し、各島領域にＮＭＯＳを形成している。各島領域はＮ型のエピタキシャル領域で構成されており、Ｎ型のエピタキシャル領域内は、Ｎウエル内に形成されたドレイン領域とＰウエル内に形成されたソース領域さらにゲート等で構成され、Ｎウエルの周囲（側面部）はＰウエルで囲むよう構成されている。ＮウエルとＰウエルの直下にはＮウエルおよびＰウエルと接合するようＰ型の埋め込み層が形成され、ＮウエルをＰウエルとＰ型の埋め込み層で囲んでいる。さらに、Ｐ型の埋め込み層の直下でＰ型のシリコン基板の上部にはＮ型の埋め込み層が形成され、島領域の最外周側面部に位置するＮ型のエピタキシャル領域と接合されており、ＰウエルとＰ型の埋め込み層をＮ型のエピタキシャル領域とＮ型の埋め込み層で囲んでいる。このように、ＮウエルとＮ＋埋め込み領域の間をＰ＋埋め込み領域で遮断した構造となっているので、ＮウエルおよびＮ＋埋め込み層をエミッタ、Ｐ型のシリコン基板をベース、他の島領域のうちをＮ型のシリコン層で形成される部分をコレクタとする寄生のＮＰＮトランジスタの発生を防止し、他の島領域から電流を引き抜くことを防止している。
【０００６】
また、従来の特許文献１に記載のＢｉＣＭＯＳトランジスタは、次のような構造を有している。すなわち、Ｐ型のシリコン基板上に形成したＮ型のエピタキシャル領域をＰ＋型の分離領域により分離して複数の島領域を形成し、各島領域にＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）およびＮＰＮバイポーラトランジスタを形成している。さらに、ＰＭＯＳトランジスタのソースとドレインが形成されるＮ型のエピタキシャル領域の周囲（側面部）をＰ＋導出領域で囲むとともに、ＰＭＯＳトランジスタの下部にはＰ＋導出領域と接合するようＰ＋埋め込み領域を形成しており、ＰＭＯＳをＰ＋導出領域とＰ＋埋め込み領域で囲んでいる。そして、Ｐ＋導出領域とＰ＋埋め込み領域が形成されているＮ型のエピタキシャル領域の周囲（側面部）をＮ＋導出領域で囲むとともに、Ｐ＋埋め込み領域の下部にはＮ＋導出領域およびＰ＋埋め込み領域と接合するようＮ＋埋め込み領域を形成している。このようにしてＰ＋導出領域とＰ＋埋め込み領域をＮ＋導出領域とＮ＋埋め込み領域で囲む領域を形成する。このＰＭＯＳにあっては別の島領域にはＮＰＮバイポーラトランジスタを形成し、ＢｉＣＭＯＳを構成している。そして、Ｐ＋導出領域を接地電位（ＧＮＤ）に接続し、Ｎ＋導出領域を電源電位に接続している。このような構成のＢｉＣＭＯＳでは、寄生のＮＰＮトランジスタが発生することを防止している。
【０００７】
【特許文献１】
特開平１０−１０７１６８号公報（第３、４頁）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のフルアイソレーションタイプのＭＯＳトランジスタによれば、Ｎウエル直下のドレイン領域が例えば負電位に陥った場合、Ｐ型のシリコン基板、Ｎ＋埋め込み層、Ｐ型の埋め込み層、Ｎウエルからなる寄生ＰＮＰＮサイリスタがターンオンしてラッチアップが避けられないという事態が生ずるおそれがある。
【０００９】
また、上記特許文献１に記載の従来技術によれば、ＰＭＯＳとＮＰＮトランジスタから構成されるＢｉＣＭＯＳで発生する寄生のＮＰＮトランジスタには発生は防止できるが、寄生のサイリスタの発生を防止することはできない。
【００１０】
この発明は上記に鑑みてなされたものであって、寄生のサイリスタの発生を防止する、半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置にあっては、Ｐ型の半導体基板と、前記Ｐ型の半導体基板上に形成したＮ型エピタキシャル領域と、前記Ｎ型エピタキシャル領域を他のＮ型エピタキシャル領域から分離する第１のＰ型埋め込み層と、前記Ｎ型エピタキシャル領域内に形成されたＮウエルと、前記Ｎウエル内に形成されたドレイン領域と、前記Ｎウエルと接合しないよう前記Ｎウエルの測面部を囲むＰウエルと、前記Ｐウエル内に形成されたソース領域と、前記ドレイン領域と前記ソース領域の上層部に形成されたゲートと、前記Ｎウエルおよび前記Ｐウエルの下部で、前記Ｐウエルと接合し、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層と接合しないよう形成された第２のＰ型埋め込み層と、前記第２のＰ型埋め込み層および前記Ｐ型の半導体基板と接合し、前記Ｐウエル、前記Ｎウエルおよび前記第１のＰ型埋め込み層と接合しないよう形成されたＮ型の埋め込み層と、からなるＮチャンネルＭＯＳトランジスタで構成される半導体装置において、前記Ｎ型エピタキシャル領域、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層は、接地電位に接続されていることを特徴とする。
【００１２】
この発明によれば、トーテムポール出力形式の下側駆動用出力トランジスタに用いることができる半導体装置が、フルアイソレーションタイプのＮＭＯＳ構造を備え、ＮＭＯＳのＮ型エピタキシャル領域を接地電位に接続したので、寄生のサイリスタの発生を防止することができる。
【００１３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態１．
図１〜３に従ってこの発明の実施の形態１について説明する。図１はこの発明の説明に先立ってインバータのスイッチング素子としての出力トランジスタが用いられるＩＣ回路構成の一例を示す図である。このＩＣ回路はモータなどのソレノイド負荷を駆動するドライバの回路であり、モータ本体３０、モータ本体３０を駆動させるよう制御するモータ駆動ＩＣ部９０およびモータ駆動電源２０からなる。
【００１５】
モータ駆動ＩＣ部９０は、三相電圧型インバータ回路で構成されており、各トランジスタは三相の上下アームからなる６個のスイッチングトランジスタからなる。モータ駆動電源端子４０は、上側駆動用トランジスタである３つのＮチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＮＭＯＳという）のドレイン側の電極と電気的に接続されており、モータ電源２０から供給される電圧は、モータ駆動用端子４０を介して上側駆動用のＮＭＯＳ１０〜１２のドレインに供給される。ＮＭＯＳ１０〜１２のソース側電極はそれぞれモータ出力端子２１〜２３に接続され、モータ出力端子２１〜２３はそれぞれモータ本体３０内にあるモータ駆動コイル３１〜３３に接続されている。さらに、モータ出力端子２１〜２３は下側駆動用のトランジスタである３つのＮＭＯＳ１３〜１５のドレイン側の電極と電気的に接続されており、モータ駆動コイル３１〜３３からの電圧はモータ駆動端子２１〜２３を介して下側駆動用のＮＭＯＳ１３〜１５のドレインに供給される。そして、下側駆動用のＮＭＯＳ１３〜１５のソース側電極はそれぞれモータグランド端子４１を介してグランドに接続されている。
【００１６】
次に図１に示すこの回路の動作について説明する。例えばあるタイミングでＮＭＯＳ１０，１２，１４をオンにし、ＮＭＯＳ１１，１３，１５をオフにする場合について考える。このタイミングでは、ＮＭＯＳ１０、モータ出力端子２１、モータ３０、モータ出力端子２２、ＮＭＯＳ１４の順で電流が流れているため、モータ出力端子２１とモータ出力端子２２の間の電圧は、モータ駆動電源からの電圧がモータ出力端子２１をプラスの極として現れる。また、ＮＭＯＳ１２、モータ出力端子２３、モータ３０、モータ出力端子２２、ＮＭＯＳ１４の順で電流が流れているため、モータ出力端子２２とモータ出力端子２３の間の電圧は、モータ駆動電源からの電圧がモータ出力端子２２をマイナスの極として現れる。さらに、モータ出力端子２１とモータ出力端子２３はともにモータ駆動電源のプラス側に接続されているので短絡され、モータ出力端子２２とモータ出力端子２３の間の電圧は現れない。このように６つのＮＭＯＳ１０〜１５を所定のタイミングでオンまたはオフにしていくことでモータ出力端子２１〜２３の各線間電圧は正負の極性をもち、６つのモードで１周期の波となる。そして、モータ出力端子２１〜２３の各線間電圧は１２０°の位相差をもった三相交流となる。さらにＰＷＭ制御を用いて出力電圧のパルス数、パルス間隔、パルス幅等を制御して等価的に正弦波を作り出している。
【００１７】
この正弦波を利用してモータが駆動されているが、各ＮＭＯＳ１０〜１５のスイッチング時には、モータ駆動コイル２１〜２３によって逆起電力発生する。
【００１８】
そして、例えば前述の従来技術の説明において述べたように、下側駆動用出力トランジスタのドレイン領域に負電圧が印加されてしまう。
【００１９】
図２は、例えば負電圧発生に伴う寄生トランジスタの弊害を防止する回路例であり、この発明の実施の形態１にかかるＮＭＯＳ１３ａの断面構造と回路図を模式的に表した図である。ここでは図１において示した下側駆動用のＮＭＯＳ１３〜１５のうちの１つとして例えばＮＭＯＳ１３ａについて示している。この発明の実施の形態１にかかるＮＭＯＳ１３ａは、Ｐ型のシリコン基板（以下、Ｐ−ＳＵＢという）５０上にＮ−エピタキシャル領域５３ａ，５３ｂ，５３ｃを形成している。ＮＭＯＳ１３ａのドレイン６１はＮウエル内に形成されたＮ＋拡散層上に電極を取っている。また、ＮＭＯＳ１３ａのソース６２はＰウエル内に形成されたＮ＋拡散層およびＰ＋拡散層上に電極を取っている。そして、これらのドレイン６１、ソース６２はゲート６０とともにＮＭＯＳ１３ａを構成しており、ゲート６０直下のＰ＋拡散層とＰウエルがこのＮＭＯＳのチャンネル領域（バックゲート部分）となる。
【００２０】
また、Ｎウエルの側面部はＮ−エピタキシャル領域５３ｃによって囲まれ、Ｎウエルの側面部はＮ−エピタキシャル領域５３ｃを介してＰウエルによって囲むよう構成している。
【００２１】
また、ドレイン６１の形成されているＮウエルとソース６２の形成されているＰウエルの下部にはＰ型の埋め込み層５２が、ＮウエルおよびＰウエルと接続するよう形成されている。したがって、ＮＭＯＳ１３ａのＮウエルは、これと逆導電型のシリコン層で形成されるＰウエルとＰ型の埋め込み層５２で取り囲まれるような構造となっている。なお、前述のフルアイソレーションはこの取り囲みによるアイソレーションを指す。
【００２２】
さらに、Ｐ型の埋め込み層５２の下部にはＮ型の埋め込み層であるＮ＋埋め込み層５１が、Ｐ型の埋め込み層５２と接合するよう形成されている。ドレイン６１の形成されていない側でＰウエルの外側にはＮ型のシリコン層であるＮ−エピタキシャル領域５３ａ，５３ｂがＰウエル、Ｐ型の埋め込み層５２およびＮ＋埋め込み層５１と接合されるよう形成されている。
【００２３】
これにより、ＰウエルとＰ型の埋め込み層５２はＮ＋埋め込み層５１とＮ−エピタキシャル領域５３ａ，５３ｂによって囲まれた構造となっている。
【００２４】
また、Ｎ−エピタキシャル領域５３ａ，５３ｂの外側でＮＭＯＳ１３ａのソース６２、ドレイン６１、ゲート６０等が形成されていない側の外側に配置しているＰ型の埋め込み層５４ａ，５４ｂは素子分離のための層で、これにより１つの島領域を形成している。なお、Ｐ型の埋め込み層５４ａ，５４ｂは接地電位であるＧＮＤ７０に接続されている。
【００２５】
そしてこの実施の形態１では、Ｎ−エピタキシャル領域５３ａをメタル配線などによりＧＮＤ７０に接続しており、これによりＮ−エピタキシャル領域５３ａの電位がＧＮＤ７０の電位とほぼ同じ値となる。
【００２６】
ここで、この実施の形態１におけるＮＭＯＳの構成と従来用いられていたＮＭＯＳの構成の差異を明確にするため、従来用いられていたＮＭＯＳの構成についての問題点を説明する。図３はＮ−エピタキシャル領域５３ａがＧＮＤ７０に接続されていない場合のＮＭＯＳ１３ｂの構造を示した図である。ここで、図１のＮＭＯＳ１０〜１５のスイッチング時に、モータ駆動コイル３１〜３３によって逆起電力が発生し、モータ出力端子２２を介して下側駆動用出力トランジスタのＮＭＯＳ１３〜１５のドレイン電極へ負の起電力を発生させるタイミングがある。
【００２７】
このように例えばＮＯＭＳ１３ｂのドレイン６１に大きな負電圧が印加されると、ドレイン６１の下部にあるＮウエルをエミッタ、Ｐ型の埋め込み層５２をベース、Ｎ＋埋め込み層５１をコレクタとする寄生のＮＰＮトランジスタ８０と、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタ８１が形成され、この寄生のＮＰＮトランジスタ８０と寄生のＰＮＰトランジスタ８１によって寄生のサイリスタが形成される。先述したように、ＮＭＯＳ１３ｂのドレイン６１に負電圧が印加されると、Ｎウエルの電位がＰ型の埋め込み層５２の電位よりも低くなり寄生のＮＰＮトランジスタ８０においてエミッタの電位がベースの電位より低くなるため寄生のＮＰＮトランジスタ８０はオン状態になる。さらにこれによってＮ＋埋め込み層５１の電位がＰ−ＳＵＢ５０の電位より低くなり寄生のＰＮＰトランジスタ８１においてベースの電位がエミッタの電位より低くなるため寄生のＰＮＰトランジスタ８１はオン状態になる。さらに寄生のＮＰＮトランジスタ８０によって増幅されてコレクタ（Ｐ型の拡散層５１）へ出力された電子は寄生のＰＮＰトランジスタ８１のベース（Ｐ型の拡散層５１）として電子を注入させることになる。同様に寄生のＰＮＰトランジスタ８１によって増幅されてコレクタ（Ｐ型の拡散層５１）へ出力された正孔は寄生のＮＰＮトランジスタ８０のベース（Ｐ型の拡散層５１）として正孔を注入させることになる。このようにして寄生のＰＮＰトランジスタ８１はＰ−ＳＵＢ５０から大電流を引き抜くことになり、寄生のＮＰＮトランジスタ８０と寄生のＰＮＰトランジスタ８１の電流は流れ続けてラッチアップ現象が起こるため、熱破壊によって素子の接合が破壊されることとなる。
【００２８】
一方、図２に戻り、この実施の形態１にかかるＮＭＯＳ１３ａにおいては先述したようにＮＭＯＳ１３ａのドレイン６１に大きな負電荷が印加された場合であっても、Ｎ−エピタキシャル領域５３ａがＧＮＤ７０に接続されているため、ＧＮＤ７０に接続されたＮ−エピタキシャル領域５３ａとＮ＋埋め込み層５１はＧＮＤ７０とほぼ同じ電位になり、さらにＰ−ＳＵＢ５０もＧＮＤ７０とほぼ同じ電位であるためＮ＋埋め込み層５１とＰ−ＳＵＢ５０の間には電位差がないものとみなせる。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは、エミッタとベースの間の電位差がないため動作しないこととなる。このため、図２において示したＮＭＯＳ１３ａには、図３において示したＮＭＯＳ１３ｂのような寄生のサイリスタは発生せずラッチアップ現象は起こらないので、ＮＭＯＳ１３ａを構成する素子の熱破壊等を防止することができる。
【００２９】
なお、図２に示すＮＭＯＳ１３ａの構造では、Ｎウエル、Ｐ型の埋め込み層５２、Ｎ＋埋め込み層５１によって寄生のＮＰＮトランジスタを形成するが、この寄生のＮＰＮトランジスタはＮ＋埋め込み層５１と同電位のＰ−ＳＵＢ５０から電流を引き抜くためドレイン６１から負電圧によってＮＭＯＳ１３ａを構成する素子の熱破壊等が引き起こされることはない。
【００３０】
このように実施の形態１によれば、Ｎ−エピタキシャル領域５３ａがＧＮＤ７０に接続されているため、Ｎ＋埋め込み層５１とＰ−ＳＵＢ５０の間には電位差がなくなる。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは動作しないため、寄生のサイリスタは発生せずラッチアップ現象は起こらず、ＮＭＯＳ１３ａを構成する素子の熱破壊等を防止することができる。
【００３１】
実施の形態２．
図４を用いてこの発明の実施の形態２について説明する。図４はこの発明の実施の形態２にかかるＮＭＯＳ１３ｃの断面構造と回路図を模式的に表した図であり、図４の各構成要素のうち図１〜図３に示す実施の形態１のＮＭＯＳ１３ａおよびＮＭＯＳ１３ｂと同一機能を達成する構成要素については同一番号を付しており重複する説明は省略する。この発明の実施の形態２にかかるＮＭＯＳ１３ｃでは、ソース６２とＧＮＤ７０の間に電流検出用抵抗などの素子を挿入することができるよう、Ｎ−エピタキシャル領域５３ａをメタル配線等により任意の電源電位（以下、ＶＭ７１という）に接続させている。
【００３２】
図４に示したＮＭＯＳ１３ｃにおいて、ＮＭＯＳ１３ｃのドレイン６１に大きな負電荷が印加された場合、Ｎ＋埋め込み層５１はＮ−エピタキシャル領域５３ａを介してＶＭ７１と電気的に接続されているため、Ｎ＋埋め込み層５１の電位は接地電位に接続されているＰ−ＳＵＢ５０より高電位になり、Ｎ＋埋め込み層５１とＰ−ＳＵＢ５０で構成される寄生のダイオードは逆方向バイアスがかかった状態になる。このため、Ｎ＋埋め込み層５１からＰ−ＳＵＢ５０に電流が流れることはない。そして、ＶＭ７１から供給される電流は、Ｎ−エピタキシャル領域５３ａ、Ｎ＋埋め込み層５１、Ｐ型の埋め込み層５２、Ｎウエルの順に流れていき、ドレイン６１に流れることとなる。したがって、図３のＮＭＯＳ構造で示した寄生のサイリスタは発生せずラッチアップ現象は起こらないので、ＮＯＭＳ１３ｃを構成する素子の熱破壊を防止することができる。
【００３３】
さらに、電流検出用抵抗などの素子を図１におけるＮＭＯＳ２７のソース６２と接地電位となっているモータグランド端子４１の間に挿入した場合、Ｐ＋拡散層とＰウエルからなるバックゲートの電位がモータグランド端子４１の電位（接地電位）よりも高くなる。この場合において、Ｎ−エピタキシャル領域５３ａが接地電位であったとすると、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは順方向のバイアスがかかった状態になり、ＰウエルおよびＰ＋拡散層からＮ−エピタキシャル領域５３ａに電流が流れることになる。そして、この電流が半導体装置の誤動作を引き起こすこととなる。一方、この発明の実施の形態２にかかるＮＭＯＳ１３ｃによれば、Ｎ−エピタキシャル領域５３ａが電源電位に接続されているので、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは逆方向のバイアスがかかった状態になり、Ｎ−エピタキシャル領域５３ａからＰウエルおよびＰ＋拡散層に電流が流れないこととなる。したがって、ソース６２とモータグランド端子４１の間に電流検出用抵抗等の素子を挿入してもＮＭＯＳ１３ｃは誤動作を起こすことはない。なお、Ｎ−エピタキシャル領域５３ａの拡散抵抗等によるＶＭ７１の電位の低下を無視すれば、ＶＭ７１の電位はバックゲートの電位と同じ又はそれ以上であればよい。
【００３４】
このように実施の形態２によれば、Ｎ−エピタキシャル領域５３ａがＶＭ７１に接続されているため、Ｎ＋埋め込み層５１の電位は接地電位に接続されているＰ−ＳＵＢ５０より高電位になり、Ｎ＋埋め込み層５１からＰ−ＳＵＢ５０に電流が流れることはない。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは動作しないため、寄生のサイリスタは発生せずラッチアップ現象は起こらず、ＮＯＭＳ１３ｃを構成する素子の熱破壊を防止することができる。さらに、Ｎ−エピタキシャル領域５３ａが電源電位に接続されているので、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは逆方向のバイアスがかかった状態になり、Ｎ−エピタキシャル領域５３ａとＰウエルおよびＰ＋拡散層の間に電流が流れないこととなる。したがって、ソース６２とモータグランド端子４１の間に電流検出用抵抗等の素子を挿入してもＮＭＯＳ１３ｃは誤動作を起こすことはないという効果を奏する。
【００３５】
【発明の効果】
以上説明したとおり、この発明によれば、トーテムポール出力形式の下側駆動用出力トランジスタに用いることができる半導体装置がフルアイソレーションタイプのＮＭＯＳ構造を備え、ＮＭＯＳのＮ型エピタキシャル領域を接地電位に接続したので、寄生のサイリスタの発生を防止することができる。これによって、Ｐ型のシリコン基板から大電流を引き抜くラッチアップ現象の発生を防止することができ、半導体装置の熱破壊を防止することが可能となる。
【図面の簡単な説明】
【図１】この発明にかかる出力トランジスタが用いられる回路構成の概略を示した図である。
【図２】図２はこの発明の実施の形態１にかかるＮＭＯＳの断面構造と回路図を模式的に表した図である。
【図３】図３はＮ−エピタキシャル領域が接地電位に接地されていない場合のＮＭＯＳの断面構造と回路図を模式的に表した図である。
【図４】図４はこの発明の実施の形態２にかかるＮＭＯＳの断面構造と回路図を模式的に表した図である。
【符号の説明】
１０〜１５ ＮＭＯＳ、２０ モータ駆動電源、２１〜２３ モータ出力端子、３０ モータ本体、３１〜３３ モータ駆動コイル、４０ モータ駆動電源端子、４１ モータグランド端子、５０ Ｐ−ＳＵＢ、５１ Ｎ＋埋め込み層、５２，５４ａ，５４ｂ Ｐ型埋め込み層、５３ａ，５３ｂ，５３ｃ Ｎ−エピタキシャル領域、６０ ゲート、６１ ドレイン、６２ ソース、７０ 接地電位（ＧＮＤ）、７１ 電源電位（ＶＭ）、８０ 寄生ＮＰＮトランジスタ、８１ 寄生ＰＮＰトランジスタ、９０ モータ駆動ＩＣ部。
【発明の属する技術分野】
この発明は半導体装置に関するものであり、特に、例えばモータのドライバＩＣの出力トランジスタに関するものである。
【０００２】
【従来の技術】
近年、半導体装置は高密度で高性能を達成するため、ますます複雑な構造となる傾向にある。そのため、複雑な構造の半導体装置は様々な寄生トランジスタ等の寄生素子を形成することとなり、この寄生トランジスタ等が半導体装置の動作に悪影響を及ぼすことがある。
【０００３】
例えば、外来サージなどにより半導体装置の回路にトリガが入力されると、半導体装置の回路中に発生する寄生のサイリスタがターンオンし、過大な電流が流れ続けるラッチアップ現象が引き起こされる場合がある。具体的には、モータなどのドライバインバータＩＣ等に用いる三相下側アームにおける下側駆動用出力トランジスタにおいてはトランジスタのスイッチング時にモータ駆動コイルに起因する逆起電力が発生し、不要な負電位が生起するため、ラッチアップ現象が深刻な問題となる。
【０００４】
半導体装置のうちＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造に着目した場合、ＭＯＳトランジスタ内に次のような寄生のトランジスタが形成される。例えばＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳという）の場合、ＮＭＯＳのドレイン領域を形成するＮウエルとこのＮウエルの直下でＰ型のシリコン基板上に形成されるＮ型の埋め込み層、Ｐ型のシリコン基板、このＮＭＯＳとは分離した位置に形成されたＮ型のシリコン層で形成される島領域がそれぞれエミッタ、ベース、コレクタとして機能する寄生のＮＰＮトランジスタを構成する。そして、例えばエミッタであるドレインに負の電圧が印加されると寄生のＮＰＮトランジスタが動作してＮ型のシリコン層で形成される他の島領域から電流を引き出すこととなる。この引き出し電流が大きいと、ＮＰＮトランジスタが半導体装置の誤動作を招くこととなる。その上、このようにして発生した寄生のＮＰＮトランジスタとこの他の場所で発生した寄生のＰＮＰトランジスタが寄生サイリスタ構造を形成すると、外来サージ等によりサイリスタがターンオンしてラッチアップ現象を引き起こし、最悪の場合半導体装置の素子を熱破壊させることとなる。
【０００５】
また従来のＭＯＳトランジスタとしては、フルアイソレーションタイプのＭＯＳトランジスタも使われている。例えば、このフルアイソレーションタイプのＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳという）の場合は、Ｐ型のシリコン基板上に形成したＮ型のエピタキシャル領域をＰ型の分離領域により分離して複数の島領域を形成し、各島領域にＮＭＯＳを形成している。各島領域はＮ型のエピタキシャル領域で構成されており、Ｎ型のエピタキシャル領域内は、Ｎウエル内に形成されたドレイン領域とＰウエル内に形成されたソース領域さらにゲート等で構成され、Ｎウエルの周囲（側面部）はＰウエルで囲むよう構成されている。ＮウエルとＰウエルの直下にはＮウエルおよびＰウエルと接合するようＰ型の埋め込み層が形成され、ＮウエルをＰウエルとＰ型の埋め込み層で囲んでいる。さらに、Ｐ型の埋め込み層の直下でＰ型のシリコン基板の上部にはＮ型の埋め込み層が形成され、島領域の最外周側面部に位置するＮ型のエピタキシャル領域と接合されており、ＰウエルとＰ型の埋め込み層をＮ型のエピタキシャル領域とＮ型の埋め込み層で囲んでいる。このように、ＮウエルとＮ＋埋め込み領域の間をＰ＋埋め込み領域で遮断した構造となっているので、ＮウエルおよびＮ＋埋め込み層をエミッタ、Ｐ型のシリコン基板をベース、他の島領域のうちをＮ型のシリコン層で形成される部分をコレクタとする寄生のＮＰＮトランジスタの発生を防止し、他の島領域から電流を引き抜くことを防止している。
【０００６】
また、従来の特許文献１に記載のＢｉＣＭＯＳトランジスタは、次のような構造を有している。すなわち、Ｐ型のシリコン基板上に形成したＮ型のエピタキシャル領域をＰ＋型の分離領域により分離して複数の島領域を形成し、各島領域にＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）およびＮＰＮバイポーラトランジスタを形成している。さらに、ＰＭＯＳトランジスタのソースとドレインが形成されるＮ型のエピタキシャル領域の周囲（側面部）をＰ＋導出領域で囲むとともに、ＰＭＯＳトランジスタの下部にはＰ＋導出領域と接合するようＰ＋埋め込み領域を形成しており、ＰＭＯＳをＰ＋導出領域とＰ＋埋め込み領域で囲んでいる。そして、Ｐ＋導出領域とＰ＋埋め込み領域が形成されているＮ型のエピタキシャル領域の周囲（側面部）をＮ＋導出領域で囲むとともに、Ｐ＋埋め込み領域の下部にはＮ＋導出領域およびＰ＋埋め込み領域と接合するようＮ＋埋め込み領域を形成している。このようにしてＰ＋導出領域とＰ＋埋め込み領域をＮ＋導出領域とＮ＋埋め込み領域で囲む領域を形成する。このＰＭＯＳにあっては別の島領域にはＮＰＮバイポーラトランジスタを形成し、ＢｉＣＭＯＳを構成している。そして、Ｐ＋導出領域を接地電位（ＧＮＤ）に接続し、Ｎ＋導出領域を電源電位に接続している。このような構成のＢｉＣＭＯＳでは、寄生のＮＰＮトランジスタが発生することを防止している。
【０００７】
【特許文献１】
特開平１０−１０７１６８号公報（第３、４頁）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のフルアイソレーションタイプのＭＯＳトランジスタによれば、Ｎウエル直下のドレイン領域が例えば負電位に陥った場合、Ｐ型のシリコン基板、Ｎ＋埋め込み層、Ｐ型の埋め込み層、Ｎウエルからなる寄生ＰＮＰＮサイリスタがターンオンしてラッチアップが避けられないという事態が生ずるおそれがある。
【０００９】
また、上記特許文献１に記載の従来技術によれば、ＰＭＯＳとＮＰＮトランジスタから構成されるＢｉＣＭＯＳで発生する寄生のＮＰＮトランジスタには発生は防止できるが、寄生のサイリスタの発生を防止することはできない。
【００１０】
この発明は上記に鑑みてなされたものであって、寄生のサイリスタの発生を防止する、半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置にあっては、Ｐ型の半導体基板と、前記Ｐ型の半導体基板上に形成したＮ型エピタキシャル領域と、前記Ｎ型エピタキシャル領域を他のＮ型エピタキシャル領域から分離する第１のＰ型埋め込み層と、前記Ｎ型エピタキシャル領域内に形成されたＮウエルと、前記Ｎウエル内に形成されたドレイン領域と、前記Ｎウエルと接合しないよう前記Ｎウエルの測面部を囲むＰウエルと、前記Ｐウエル内に形成されたソース領域と、前記ドレイン領域と前記ソース領域の上層部に形成されたゲートと、前記Ｎウエルおよび前記Ｐウエルの下部で、前記Ｐウエルと接合し、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層と接合しないよう形成された第２のＰ型埋め込み層と、前記第２のＰ型埋め込み層および前記Ｐ型の半導体基板と接合し、前記Ｐウエル、前記Ｎウエルおよび前記第１のＰ型埋め込み層と接合しないよう形成されたＮ型の埋め込み層と、からなるＮチャンネルＭＯＳトランジスタで構成される半導体装置において、前記Ｎ型エピタキシャル領域、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層は、接地電位に接続されていることを特徴とする。
【００１２】
この発明によれば、トーテムポール出力形式の下側駆動用出力トランジスタに用いることができる半導体装置が、フルアイソレーションタイプのＮＭＯＳ構造を備え、ＮＭＯＳのＮ型エピタキシャル領域を接地電位に接続したので、寄生のサイリスタの発生を防止することができる。
【００１３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態１．
図１〜３に従ってこの発明の実施の形態１について説明する。図１はこの発明の説明に先立ってインバータのスイッチング素子としての出力トランジスタが用いられるＩＣ回路構成の一例を示す図である。このＩＣ回路はモータなどのソレノイド負荷を駆動するドライバの回路であり、モータ本体３０、モータ本体３０を駆動させるよう制御するモータ駆動ＩＣ部９０およびモータ駆動電源２０からなる。
【００１５】
モータ駆動ＩＣ部９０は、三相電圧型インバータ回路で構成されており、各トランジスタは三相の上下アームからなる６個のスイッチングトランジスタからなる。モータ駆動電源端子４０は、上側駆動用トランジスタである３つのＮチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＮＭＯＳという）のドレイン側の電極と電気的に接続されており、モータ電源２０から供給される電圧は、モータ駆動用端子４０を介して上側駆動用のＮＭＯＳ１０〜１２のドレインに供給される。ＮＭＯＳ１０〜１２のソース側電極はそれぞれモータ出力端子２１〜２３に接続され、モータ出力端子２１〜２３はそれぞれモータ本体３０内にあるモータ駆動コイル３１〜３３に接続されている。さらに、モータ出力端子２１〜２３は下側駆動用のトランジスタである３つのＮＭＯＳ１３〜１５のドレイン側の電極と電気的に接続されており、モータ駆動コイル３１〜３３からの電圧はモータ駆動端子２１〜２３を介して下側駆動用のＮＭＯＳ１３〜１５のドレインに供給される。そして、下側駆動用のＮＭＯＳ１３〜１５のソース側電極はそれぞれモータグランド端子４１を介してグランドに接続されている。
【００１６】
次に図１に示すこの回路の動作について説明する。例えばあるタイミングでＮＭＯＳ１０，１２，１４をオンにし、ＮＭＯＳ１１，１３，１５をオフにする場合について考える。このタイミングでは、ＮＭＯＳ１０、モータ出力端子２１、モータ３０、モータ出力端子２２、ＮＭＯＳ１４の順で電流が流れているため、モータ出力端子２１とモータ出力端子２２の間の電圧は、モータ駆動電源からの電圧がモータ出力端子２１をプラスの極として現れる。また、ＮＭＯＳ１２、モータ出力端子２３、モータ３０、モータ出力端子２２、ＮＭＯＳ１４の順で電流が流れているため、モータ出力端子２２とモータ出力端子２３の間の電圧は、モータ駆動電源からの電圧がモータ出力端子２２をマイナスの極として現れる。さらに、モータ出力端子２１とモータ出力端子２３はともにモータ駆動電源のプラス側に接続されているので短絡され、モータ出力端子２２とモータ出力端子２３の間の電圧は現れない。このように６つのＮＭＯＳ１０〜１５を所定のタイミングでオンまたはオフにしていくことでモータ出力端子２１〜２３の各線間電圧は正負の極性をもち、６つのモードで１周期の波となる。そして、モータ出力端子２１〜２３の各線間電圧は１２０°の位相差をもった三相交流となる。さらにＰＷＭ制御を用いて出力電圧のパルス数、パルス間隔、パルス幅等を制御して等価的に正弦波を作り出している。
【００１７】
この正弦波を利用してモータが駆動されているが、各ＮＭＯＳ１０〜１５のスイッチング時には、モータ駆動コイル２１〜２３によって逆起電力発生する。
【００１８】
そして、例えば前述の従来技術の説明において述べたように、下側駆動用出力トランジスタのドレイン領域に負電圧が印加されてしまう。
【００１９】
図２は、例えば負電圧発生に伴う寄生トランジスタの弊害を防止する回路例であり、この発明の実施の形態１にかかるＮＭＯＳ１３ａの断面構造と回路図を模式的に表した図である。ここでは図１において示した下側駆動用のＮＭＯＳ１３〜１５のうちの１つとして例えばＮＭＯＳ１３ａについて示している。この発明の実施の形態１にかかるＮＭＯＳ１３ａは、Ｐ型のシリコン基板（以下、Ｐ−ＳＵＢという）５０上にＮ−エピタキシャル領域５３ａ，５３ｂ，５３ｃを形成している。ＮＭＯＳ１３ａのドレイン６１はＮウエル内に形成されたＮ＋拡散層上に電極を取っている。また、ＮＭＯＳ１３ａのソース６２はＰウエル内に形成されたＮ＋拡散層およびＰ＋拡散層上に電極を取っている。そして、これらのドレイン６１、ソース６２はゲート６０とともにＮＭＯＳ１３ａを構成しており、ゲート６０直下のＰ＋拡散層とＰウエルがこのＮＭＯＳのチャンネル領域（バックゲート部分）となる。
【００２０】
また、Ｎウエルの側面部はＮ−エピタキシャル領域５３ｃによって囲まれ、Ｎウエルの側面部はＮ−エピタキシャル領域５３ｃを介してＰウエルによって囲むよう構成している。
【００２１】
また、ドレイン６１の形成されているＮウエルとソース６２の形成されているＰウエルの下部にはＰ型の埋め込み層５２が、ＮウエルおよびＰウエルと接続するよう形成されている。したがって、ＮＭＯＳ１３ａのＮウエルは、これと逆導電型のシリコン層で形成されるＰウエルとＰ型の埋め込み層５２で取り囲まれるような構造となっている。なお、前述のフルアイソレーションはこの取り囲みによるアイソレーションを指す。
【００２２】
さらに、Ｐ型の埋め込み層５２の下部にはＮ型の埋め込み層であるＮ＋埋め込み層５１が、Ｐ型の埋め込み層５２と接合するよう形成されている。ドレイン６１の形成されていない側でＰウエルの外側にはＮ型のシリコン層であるＮ−エピタキシャル領域５３ａ，５３ｂがＰウエル、Ｐ型の埋め込み層５２およびＮ＋埋め込み層５１と接合されるよう形成されている。
【００２３】
これにより、ＰウエルとＰ型の埋め込み層５２はＮ＋埋め込み層５１とＮ−エピタキシャル領域５３ａ，５３ｂによって囲まれた構造となっている。
【００２４】
また、Ｎ−エピタキシャル領域５３ａ，５３ｂの外側でＮＭＯＳ１３ａのソース６２、ドレイン６１、ゲート６０等が形成されていない側の外側に配置しているＰ型の埋め込み層５４ａ，５４ｂは素子分離のための層で、これにより１つの島領域を形成している。なお、Ｐ型の埋め込み層５４ａ，５４ｂは接地電位であるＧＮＤ７０に接続されている。
【００２５】
そしてこの実施の形態１では、Ｎ−エピタキシャル領域５３ａをメタル配線などによりＧＮＤ７０に接続しており、これによりＮ−エピタキシャル領域５３ａの電位がＧＮＤ７０の電位とほぼ同じ値となる。
【００２６】
ここで、この実施の形態１におけるＮＭＯＳの構成と従来用いられていたＮＭＯＳの構成の差異を明確にするため、従来用いられていたＮＭＯＳの構成についての問題点を説明する。図３はＮ−エピタキシャル領域５３ａがＧＮＤ７０に接続されていない場合のＮＭＯＳ１３ｂの構造を示した図である。ここで、図１のＮＭＯＳ１０〜１５のスイッチング時に、モータ駆動コイル３１〜３３によって逆起電力が発生し、モータ出力端子２２を介して下側駆動用出力トランジスタのＮＭＯＳ１３〜１５のドレイン電極へ負の起電力を発生させるタイミングがある。
【００２７】
このように例えばＮＯＭＳ１３ｂのドレイン６１に大きな負電圧が印加されると、ドレイン６１の下部にあるＮウエルをエミッタ、Ｐ型の埋め込み層５２をベース、Ｎ＋埋め込み層５１をコレクタとする寄生のＮＰＮトランジスタ８０と、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタ８１が形成され、この寄生のＮＰＮトランジスタ８０と寄生のＰＮＰトランジスタ８１によって寄生のサイリスタが形成される。先述したように、ＮＭＯＳ１３ｂのドレイン６１に負電圧が印加されると、Ｎウエルの電位がＰ型の埋め込み層５２の電位よりも低くなり寄生のＮＰＮトランジスタ８０においてエミッタの電位がベースの電位より低くなるため寄生のＮＰＮトランジスタ８０はオン状態になる。さらにこれによってＮ＋埋め込み層５１の電位がＰ−ＳＵＢ５０の電位より低くなり寄生のＰＮＰトランジスタ８１においてベースの電位がエミッタの電位より低くなるため寄生のＰＮＰトランジスタ８１はオン状態になる。さらに寄生のＮＰＮトランジスタ８０によって増幅されてコレクタ（Ｐ型の拡散層５１）へ出力された電子は寄生のＰＮＰトランジスタ８１のベース（Ｐ型の拡散層５１）として電子を注入させることになる。同様に寄生のＰＮＰトランジスタ８１によって増幅されてコレクタ（Ｐ型の拡散層５１）へ出力された正孔は寄生のＮＰＮトランジスタ８０のベース（Ｐ型の拡散層５１）として正孔を注入させることになる。このようにして寄生のＰＮＰトランジスタ８１はＰ−ＳＵＢ５０から大電流を引き抜くことになり、寄生のＮＰＮトランジスタ８０と寄生のＰＮＰトランジスタ８１の電流は流れ続けてラッチアップ現象が起こるため、熱破壊によって素子の接合が破壊されることとなる。
【００２８】
一方、図２に戻り、この実施の形態１にかかるＮＭＯＳ１３ａにおいては先述したようにＮＭＯＳ１３ａのドレイン６１に大きな負電荷が印加された場合であっても、Ｎ−エピタキシャル領域５３ａがＧＮＤ７０に接続されているため、ＧＮＤ７０に接続されたＮ−エピタキシャル領域５３ａとＮ＋埋め込み層５１はＧＮＤ７０とほぼ同じ電位になり、さらにＰ−ＳＵＢ５０もＧＮＤ７０とほぼ同じ電位であるためＮ＋埋め込み層５１とＰ−ＳＵＢ５０の間には電位差がないものとみなせる。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは、エミッタとベースの間の電位差がないため動作しないこととなる。このため、図２において示したＮＭＯＳ１３ａには、図３において示したＮＭＯＳ１３ｂのような寄生のサイリスタは発生せずラッチアップ現象は起こらないので、ＮＭＯＳ１３ａを構成する素子の熱破壊等を防止することができる。
【００２９】
なお、図２に示すＮＭＯＳ１３ａの構造では、Ｎウエル、Ｐ型の埋め込み層５２、Ｎ＋埋め込み層５１によって寄生のＮＰＮトランジスタを形成するが、この寄生のＮＰＮトランジスタはＮ＋埋め込み層５１と同電位のＰ−ＳＵＢ５０から電流を引き抜くためドレイン６１から負電圧によってＮＭＯＳ１３ａを構成する素子の熱破壊等が引き起こされることはない。
【００３０】
このように実施の形態１によれば、Ｎ−エピタキシャル領域５３ａがＧＮＤ７０に接続されているため、Ｎ＋埋め込み層５１とＰ−ＳＵＢ５０の間には電位差がなくなる。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは動作しないため、寄生のサイリスタは発生せずラッチアップ現象は起こらず、ＮＭＯＳ１３ａを構成する素子の熱破壊等を防止することができる。
【００３１】
実施の形態２．
図４を用いてこの発明の実施の形態２について説明する。図４はこの発明の実施の形態２にかかるＮＭＯＳ１３ｃの断面構造と回路図を模式的に表した図であり、図４の各構成要素のうち図１〜図３に示す実施の形態１のＮＭＯＳ１３ａおよびＮＭＯＳ１３ｂと同一機能を達成する構成要素については同一番号を付しており重複する説明は省略する。この発明の実施の形態２にかかるＮＭＯＳ１３ｃでは、ソース６２とＧＮＤ７０の間に電流検出用抵抗などの素子を挿入することができるよう、Ｎ−エピタキシャル領域５３ａをメタル配線等により任意の電源電位（以下、ＶＭ７１という）に接続させている。
【００３２】
図４に示したＮＭＯＳ１３ｃにおいて、ＮＭＯＳ１３ｃのドレイン６１に大きな負電荷が印加された場合、Ｎ＋埋め込み層５１はＮ−エピタキシャル領域５３ａを介してＶＭ７１と電気的に接続されているため、Ｎ＋埋め込み層５１の電位は接地電位に接続されているＰ−ＳＵＢ５０より高電位になり、Ｎ＋埋め込み層５１とＰ−ＳＵＢ５０で構成される寄生のダイオードは逆方向バイアスがかかった状態になる。このため、Ｎ＋埋め込み層５１からＰ−ＳＵＢ５０に電流が流れることはない。そして、ＶＭ７１から供給される電流は、Ｎ−エピタキシャル領域５３ａ、Ｎ＋埋め込み層５１、Ｐ型の埋め込み層５２、Ｎウエルの順に流れていき、ドレイン６１に流れることとなる。したがって、図３のＮＭＯＳ構造で示した寄生のサイリスタは発生せずラッチアップ現象は起こらないので、ＮＯＭＳ１３ｃを構成する素子の熱破壊を防止することができる。
【００３３】
さらに、電流検出用抵抗などの素子を図１におけるＮＭＯＳ２７のソース６２と接地電位となっているモータグランド端子４１の間に挿入した場合、Ｐ＋拡散層とＰウエルからなるバックゲートの電位がモータグランド端子４１の電位（接地電位）よりも高くなる。この場合において、Ｎ−エピタキシャル領域５３ａが接地電位であったとすると、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは順方向のバイアスがかかった状態になり、ＰウエルおよびＰ＋拡散層からＮ−エピタキシャル領域５３ａに電流が流れることになる。そして、この電流が半導体装置の誤動作を引き起こすこととなる。一方、この発明の実施の形態２にかかるＮＭＯＳ１３ｃによれば、Ｎ−エピタキシャル領域５３ａが電源電位に接続されているので、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは逆方向のバイアスがかかった状態になり、Ｎ−エピタキシャル領域５３ａからＰウエルおよびＰ＋拡散層に電流が流れないこととなる。したがって、ソース６２とモータグランド端子４１の間に電流検出用抵抗等の素子を挿入してもＮＭＯＳ１３ｃは誤動作を起こすことはない。なお、Ｎ−エピタキシャル領域５３ａの拡散抵抗等によるＶＭ７１の電位の低下を無視すれば、ＶＭ７１の電位はバックゲートの電位と同じ又はそれ以上であればよい。
【００３４】
このように実施の形態２によれば、Ｎ−エピタキシャル領域５３ａがＶＭ７１に接続されているため、Ｎ＋埋め込み層５１の電位は接地電位に接続されているＰ−ＳＵＢ５０より高電位になり、Ｎ＋埋め込み層５１からＰ−ＳＵＢ５０に電流が流れることはない。したがって、Ｐ型の埋め込み層５２をコレクタ、Ｎ＋埋め込み層５１をベース、Ｐ−ＳＵＢ５０をエミッタとする寄生のＰＮＰトランジスタは動作しないため、寄生のサイリスタは発生せずラッチアップ現象は起こらず、ＮＯＭＳ１３ｃを構成する素子の熱破壊を防止することができる。さらに、Ｎ−エピタキシャル領域５３ａが電源電位に接続されているので、バックゲートを構成するＰウエルとＮ−エピタキシャル領域５３ａで構成される寄生のダイオードは逆方向のバイアスがかかった状態になり、Ｎ−エピタキシャル領域５３ａとＰウエルおよびＰ＋拡散層の間に電流が流れないこととなる。したがって、ソース６２とモータグランド端子４１の間に電流検出用抵抗等の素子を挿入してもＮＭＯＳ１３ｃは誤動作を起こすことはないという効果を奏する。
【００３５】
【発明の効果】
以上説明したとおり、この発明によれば、トーテムポール出力形式の下側駆動用出力トランジスタに用いることができる半導体装置がフルアイソレーションタイプのＮＭＯＳ構造を備え、ＮＭＯＳのＮ型エピタキシャル領域を接地電位に接続したので、寄生のサイリスタの発生を防止することができる。これによって、Ｐ型のシリコン基板から大電流を引き抜くラッチアップ現象の発生を防止することができ、半導体装置の熱破壊を防止することが可能となる。
【図面の簡単な説明】
【図１】この発明にかかる出力トランジスタが用いられる回路構成の概略を示した図である。
【図２】図２はこの発明の実施の形態１にかかるＮＭＯＳの断面構造と回路図を模式的に表した図である。
【図３】図３はＮ−エピタキシャル領域が接地電位に接地されていない場合のＮＭＯＳの断面構造と回路図を模式的に表した図である。
【図４】図４はこの発明の実施の形態２にかかるＮＭＯＳの断面構造と回路図を模式的に表した図である。
【符号の説明】
１０〜１５ ＮＭＯＳ、２０ モータ駆動電源、２１〜２３ モータ出力端子、３０ モータ本体、３１〜３３ モータ駆動コイル、４０ モータ駆動電源端子、４１ モータグランド端子、５０ Ｐ−ＳＵＢ、５１ Ｎ＋埋め込み層、５２，５４ａ，５４ｂ Ｐ型埋め込み層、５３ａ，５３ｂ，５３ｃ Ｎ−エピタキシャル領域、６０ ゲート、６１ ドレイン、６２ ソース、７０ 接地電位（ＧＮＤ）、７１ 電源電位（ＶＭ）、８０ 寄生ＮＰＮトランジスタ、８１ 寄生ＰＮＰトランジスタ、９０ モータ駆動ＩＣ部。
Claims (3)
- Ｐ型の半導体基板と、前記Ｐ型の半導体基板上に形成したＮ型エピタキシャル領域と、前記Ｎ型エピタキシャル領域を他のＮ型エピタキシャル領域から分離する第１のＰ型埋め込み層と、前記Ｎ型エピタキシャル領域内に形成されたＮウエルと、前記Ｎウエル内に形成されたドレイン領域と、前記Ｎウエルと接合しないよう前記Ｎウエルの測面部を囲むＰウエルと、前記Ｐウエル内に形成されたソース領域と、前記ドレイン領域と前記ソース領域の上層部に形成されたゲートと、前記Ｎウエルおよび前記Ｐウエルの下部で、前記Ｐウエルと接合し、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層と接合しないよう形成された第２のＰ型埋め込み層と、前記第２のＰ型埋め込み層および前記Ｐ型の半導体基板と接合し、前記Ｐウエル、前記Ｎウエルおよび前記第１のＰ型埋め込み層と接合しないよう形成されたＮ型の埋め込み層と、からなるＮチャンネルＭＯＳトランジスタで構成される半導体装置において、
前記Ｎ型エピタキシャル領域、前記Ｐ型の半導体基板および前記第１のＰ型埋め込み層は接地電位に接続されていることを特徴とする半導体装置。 - 前記Ｎ型エピタキシャル領域と前記接地電位の間は、前記Ｎ型エピタキシャル領域に電源電位を供給することが可能な接続とすることを特徴とする請求項１に記載の半導体装置。
- モータドライバであるインバータを構成するスイッチング素子をＮチャンネルＭＯＳトランジスタにて構成したことを特徴とする請求項１または２に記載の半導体装置。
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