JP3444263B2 - 制御回路内蔵絶縁ゲート半導体装置 - Google Patents
制御回路内蔵絶縁ゲート半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 150
- 210000000746 body region Anatomy 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 230000001965 increasing effect Effects 0.000 claims description 5
- 230000002708 enhancing effect Effects 0.000 claims 6
- 239000004568 cement Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
素子を出力素子とする制御回路内蔵絶縁ゲート型半導体
装置およびその半導体装置を用いた半導体スイッチシス
テムに関する。
素子を出力素子とする制御回路内蔵絶縁ゲート型半導体
装置およびその半導体装置を用いた半導体スイッチシス
テムに関する。
【０００２】
【従来の技術】自動車等のエンジン点火用イグニッショ
ン回路に用いるＩＧＢＴにコレクタ電流制限回路を設け
た場合、コレクタ電圧が振動しやすいという問題を解消
するため、コレクタ端子からゲート端子に電流を供給し
て、電流制限動作開始後のコレクタ電圧の上昇がゲート
電圧を高める方向に作用させた内燃機関点火用回路装置
が特開平９−２８０１４７号公報に開示され、これに関
連した半導体素子およびＭＯＳパワーＩＣが特開平１１
−２８９０８４号公報に開示されている。また、パワー
素子を駆動するための駆動回路用に外部の電圧供給源を
必要とすることなく、パワーＭＯＳＦＥＴのドレイン端
子からＣＭＯＳ駆動回路に給電するコンデンサを充電す
るコンデンサ充電回路を利用し、電力回路内部で発生さ
せた供給電圧を使用する駆動回路を備えたインテリジェ
ント半導体回路が特許第2547544 号掲載公報にて開示さ
れている。
ン回路に用いるＩＧＢＴにコレクタ電流制限回路を設け
た場合、コレクタ電圧が振動しやすいという問題を解消
するため、コレクタ端子からゲート端子に電流を供給し
て、電流制限動作開始後のコレクタ電圧の上昇がゲート
電圧を高める方向に作用させた内燃機関点火用回路装置
が特開平９−２８０１４７号公報に開示され、これに関
連した半導体素子およびＭＯＳパワーＩＣが特開平１１
−２８９０８４号公報に開示されている。また、パワー
素子を駆動するための駆動回路用に外部の電圧供給源を
必要とすることなく、パワーＭＯＳＦＥＴのドレイン端
子からＣＭＯＳ駆動回路に給電するコンデンサを充電す
るコンデンサ充電回路を利用し、電力回路内部で発生さ
せた供給電圧を使用する駆動回路を備えたインテリジェ
ント半導体回路が特許第2547544 号掲載公報にて開示さ
れている。
【０００３】
【発明が解決しようとする課題】特開平９−２８０１４
７号公報に開示される技術においては、ＩＧＢＴのコレ
クタ電圧の振動を防止するためにコレクタ端子とゲート
端子の間に定電流回路が接続される。このため、外部の
ゲート電圧がゼロボルトであっても、コレクタに電圧が
印加されていると、コレクタ端子とゲート端子との間に
電流が流れる。さらにこの電流はＩＧＢＴのゲート電圧
を増加する方向に働くため、オフ時のコレクタ電流を完
全には遮断できないという問題がある。さらに、特開平
１１−２８９０８４号公報に開示される技術において
は、ＩＧＢＴのコレクタ端子とゲート端子の間に接続す
る定電流回路として、デプレッション型ＭＯＳ半導体素
子を使用した回路が開示されているが、消費電力低減に
関しては検討されていない。また、特許第２５４７５４
４号掲載公報に開示される技術では、ゲート・ドレイン
間に抵抗を接続したＭＯＳＦＥＴを介してドレイン端子
からＣＭＯＳ回路への電流を供給するブロック回路構成
を開示されている。しかし、ゲートに電圧が印加されて
ない場合にもドレイン電圧が高くなるとドレイン端子か
らゲート端子に流れるロス電流を阻止する方法に関して
は検討されていない。
７号公報に開示される技術においては、ＩＧＢＴのコレ
クタ電圧の振動を防止するためにコレクタ端子とゲート
端子の間に定電流回路が接続される。このため、外部の
ゲート電圧がゼロボルトであっても、コレクタに電圧が
印加されていると、コレクタ端子とゲート端子との間に
電流が流れる。さらにこの電流はＩＧＢＴのゲート電圧
を増加する方向に働くため、オフ時のコレクタ電流を完
全には遮断できないという問題がある。さらに、特開平
１１−２８９０８４号公報に開示される技術において
は、ＩＧＢＴのコレクタ端子とゲート端子の間に接続す
る定電流回路として、デプレッション型ＭＯＳ半導体素
子を使用した回路が開示されているが、消費電力低減に
関しては検討されていない。また、特許第２５４７５４
４号掲載公報に開示される技術では、ゲート・ドレイン
間に抵抗を接続したＭＯＳＦＥＴを介してドレイン端子
からＣＭＯＳ回路への電流を供給するブロック回路構成
を開示されている。しかし、ゲートに電圧が印加されて
ない場合にもドレイン電圧が高くなるとドレイン端子か
らゲート端子に流れるロス電流を阻止する方法に関して
は検討されていない。
【０００４】本発明は、上記の問題を考慮してなされた
ものであり、安定にまたは低消費電力で動作する制御回
路内蔵絶縁ゲート型半導体装置を提供する。
ものであり、安定にまたは低消費電力で動作する制御回
路内蔵絶縁ゲート型半導体装置を提供する。
【０００５】
【課題を解決するための手段】本発明による制御回路内
蔵絶縁ゲート型半導体装置について、図１において対応
する構成要素の符号を括弧内に例示しながら説明する。
第１絶縁ゲート型半導体素子(１１）と第１絶縁ゲート
型半導体素子(１１）を制御する制御回路(９１)をパッ
ケージ内（９２）に設け、外部ゲート端子（３）と外部
第１端子（１）と外部第２端子（２）の少なくとも３個
の外部端子がパッケージの外部に取り出される。外部第
１端子（１）と第１絶縁ゲート型半導体素子（１１）の
第１端子（ソース端子）と制御回路（９１）のグランド
端子（４）と第１ＭＯＳＦＥＴ（２１）のソース端子が
電気的に接続される。外部第２端子（２）と第１絶縁ゲ
ート型半導体素子（１１）の第２端子（ドレイン端子）
とエンハンスメント型の第２絶縁ゲート型半導体素子
（１２）の第２端子（ドレイン端子）が電気的に接続さ
れる。外部ゲート端子（３）とエンハンスメント型の第
２絶縁ゲート型半導体素子(１２)のゲート端子が電気的
に接続され、外部ゲート端子（３）と第１絶縁ゲート型
半導体素子（１１）のゲート端子（６）との間には第１
電圧保持素子（４１）が電気的に接続される。第１電圧
保持素子（４１）と第１絶縁ゲート型半導体素子（１
１）のゲート端子（６）との間に第１ＭＯＳＦＥＴ（２
１）のドレイン端子とエンハンスメント型の第２絶縁ゲ
ート型半導体素子（１２）の第１端子(ソース端子)が電
気的に接続される。制御回路（９１）の出力端子（７）
と第１ＭＯＳＦＥＴ（２１）のゲート端子が電気的に接
続される。
蔵絶縁ゲート型半導体装置について、図１において対応
する構成要素の符号を括弧内に例示しながら説明する。
第１絶縁ゲート型半導体素子(１１）と第１絶縁ゲート
型半導体素子(１１）を制御する制御回路(９１)をパッ
ケージ内（９２）に設け、外部ゲート端子（３）と外部
第１端子（１）と外部第２端子（２）の少なくとも３個
の外部端子がパッケージの外部に取り出される。外部第
１端子（１）と第１絶縁ゲート型半導体素子（１１）の
第１端子（ソース端子）と制御回路（９１）のグランド
端子（４）と第１ＭＯＳＦＥＴ（２１）のソース端子が
電気的に接続される。外部第２端子（２）と第１絶縁ゲ
ート型半導体素子（１１）の第２端子（ドレイン端子）
とエンハンスメント型の第２絶縁ゲート型半導体素子
（１２）の第２端子（ドレイン端子）が電気的に接続さ
れる。外部ゲート端子（３）とエンハンスメント型の第
２絶縁ゲート型半導体素子(１２)のゲート端子が電気的
に接続され、外部ゲート端子（３）と第１絶縁ゲート型
半導体素子（１１）のゲート端子（６）との間には第１
電圧保持素子（４１）が電気的に接続される。第１電圧
保持素子（４１）と第１絶縁ゲート型半導体素子（１
１）のゲート端子（６）との間に第１ＭＯＳＦＥＴ（２
１）のドレイン端子とエンハンスメント型の第２絶縁ゲ
ート型半導体素子（１２）の第１端子(ソース端子)が電
気的に接続される。制御回路（９１）の出力端子（７）
と第１ＭＯＳＦＥＴ（２１）のゲート端子が電気的に接
続される。
【０００６】本発明による他の制御回路内蔵絶縁ゲート
型半導体装置について、上述と同様に図１の構成要素の
符号を例示しながら説明する。第１絶縁ゲート型半導体
素子（１１）と第１絶縁ゲート型半導体素子（１１）を
制御する制御回路（９１）がパッケージ内（９２）に設
けられる。外部ゲート端子（３）と外部第１端子(１)と
外部第２端子（２）の少なくとも３個の外部端子がパッ
ケージの外部に取り出される。外部第１端子（１）と第
１絶縁ゲート型半導体素子（１１）の第１端子（ソース
端子）と制御回路（９１）のグランド端子（４）と第１
ＭＯＳＦＥＴ（２１）のソース端子が電気的に接続され
る。外部第２端子（２）と第１絶縁ゲート型半導体素子
（１１）の第２端子とエンハンスメント型の第３絶縁ゲ
ート型半導体素子（１３）の第２端子（ドレイン端子）
が電気的に接続される。外部ゲート端子（３）とエンハ
ンスメント型の第３絶縁ゲート型半導体素子（１３）の
ゲート端子が電気的に接続され、外部ゲート端子（３）
と第１絶縁ゲート型半導体素子(１１)のゲート端子
（６）との間には第１電圧保持素子（９１）が電気的に
接続される。第１電圧保持素子（４１）と第１絶縁ゲー
ト型半導体素子（１１）のゲート端子（６）との間に第
１ＭＯＳＦＥＴ（２１）のドレイン端子が電気的に接続
される。制御回路（９１）の出力端子（７）と第１ＭＯ
ＳＦＥＴ（２１）のゲート端子が電気的に接続される。
エンハンスメント型の第３絶縁ゲート型半導体素子（１
３）の第１端子（ソース端子）と制御回路（９１）の電
源端子（５）が電気的に接続される。
型半導体装置について、上述と同様に図１の構成要素の
符号を例示しながら説明する。第１絶縁ゲート型半導体
素子（１１）と第１絶縁ゲート型半導体素子（１１）を
制御する制御回路（９１）がパッケージ内（９２）に設
けられる。外部ゲート端子（３）と外部第１端子(１)と
外部第２端子（２）の少なくとも３個の外部端子がパッ
ケージの外部に取り出される。外部第１端子（１）と第
１絶縁ゲート型半導体素子（１１）の第１端子（ソース
端子）と制御回路（９１）のグランド端子（４）と第１
ＭＯＳＦＥＴ（２１）のソース端子が電気的に接続され
る。外部第２端子（２）と第１絶縁ゲート型半導体素子
（１１）の第２端子とエンハンスメント型の第３絶縁ゲ
ート型半導体素子（１３）の第２端子（ドレイン端子）
が電気的に接続される。外部ゲート端子（３）とエンハ
ンスメント型の第３絶縁ゲート型半導体素子（１３）の
ゲート端子が電気的に接続され、外部ゲート端子（３）
と第１絶縁ゲート型半導体素子(１１)のゲート端子
（６）との間には第１電圧保持素子（９１）が電気的に
接続される。第１電圧保持素子（４１）と第１絶縁ゲー
ト型半導体素子（１１）のゲート端子（６）との間に第
１ＭＯＳＦＥＴ（２１）のドレイン端子が電気的に接続
される。制御回路（９１）の出力端子（７）と第１ＭＯ
ＳＦＥＴ（２１）のゲート端子が電気的に接続される。
エンハンスメント型の第３絶縁ゲート型半導体素子（１
３）の第１端子（ソース端子）と制御回路（９１）の電
源端子（５）が電気的に接続される。
【０００７】本発明による上記各絶縁ゲート型半導体装
置は、第１絶縁ゲート型半導体素子（１１）の第１端子
（ソース端子）と第２端子（ドレイン端子）との間を導
通遮断制御することにより負荷を駆動するパワースイッ
チング駆動システムに用いると好適である。
置は、第１絶縁ゲート型半導体素子（１１）の第１端子
（ソース端子）と第２端子（ドレイン端子）との間を導
通遮断制御することにより負荷を駆動するパワースイッ
チング駆動システムに用いると好適である。
【０００８】本発明によれば、外部ゲート端子から供給
する電流が小さくても、第１絶縁ゲート型半導体素子
（１１）の第２端子（ドレイン端子）からエンハンスメ
ント型の第２絶縁ゲート型半導体素子（１２）を通っ
て、第１絶縁ゲート型半導体素子(１１)のゲート端子に
電流が供給される。また、第１絶縁ゲート型半導体素子
（１１）の第２端子（ドレイン端子）からエンハンスメ
ント型の第３絶縁ゲート型半導体素子（１３）を通っ
て、制御回路（９１）に電流が供給される。従って、制
御回路内蔵絶縁ゲート型半導体装置の動作が安定する。
または、制御回路内蔵絶縁ゲート型半導体装置の消費電
力が低減する。
する電流が小さくても、第１絶縁ゲート型半導体素子
（１１）の第２端子（ドレイン端子）からエンハンスメ
ント型の第２絶縁ゲート型半導体素子（１２）を通っ
て、第１絶縁ゲート型半導体素子(１１)のゲート端子に
電流が供給される。また、第１絶縁ゲート型半導体素子
（１１）の第２端子（ドレイン端子）からエンハンスメ
ント型の第３絶縁ゲート型半導体素子（１３）を通っ
て、制御回路（９１）に電流が供給される。従って、制
御回路内蔵絶縁ゲート型半導体装置の動作が安定する。
または、制御回路内蔵絶縁ゲート型半導体装置の消費電
力が低減する。
【０００９】なお、第１絶縁ゲート型半導体素子として
は、ＭＯＳＦＥＴ(Metal OxideSemiconductor Field Ef
fect Transistor)やＩＧＢＴ（Insulated Gate Bipolar
Transistor）など、各種の絶縁ゲート半導体素子が適用
される。第１MOSFETに替えて、一般的なMISFET（Metal
Insulator Semiconductor Field EffectTransistor）が
適用され得る。さらに、本発明は、単体の半導体装置及
び半導体集積回路装置など各種の半導体装置に適用され
る。
は、ＭＯＳＦＥＴ(Metal OxideSemiconductor Field Ef
fect Transistor)やＩＧＢＴ（Insulated Gate Bipolar
Transistor）など、各種の絶縁ゲート半導体素子が適用
される。第１MOSFETに替えて、一般的なMISFET（Metal
Insulator Semiconductor Field EffectTransistor）が
適用され得る。さらに、本発明は、単体の半導体装置及
び半導体集積回路装置など各種の半導体装置に適用され
る。
【００１０】本発明の他の特徴については、以下の記載
により明らかとなるであろう。
により明らかとなるであろう。
【００１１】
【発明の実施の形態】＜実施例１＞図１は本発明の第１
の実施例である制御回路内蔵絶縁ゲート型半導体装置を
示す回路図であり、図２と図３は本半導体装置の縦断面
図である。
の実施例である制御回路内蔵絶縁ゲート型半導体装置を
示す回路図であり、図２と図３は本半導体装置の縦断面
図である。
【００１２】パワーＭＯＳＦＥＴ１１とパワーＭＯＳＦ
ＥＴ１１を制御する制御回路９１が同一パッケージ９２
内に設けられ、外部ゲート端子３と外部ソース端子１と
外部ドレイン端子２の少なくとも３個の外部端子がパッ
ケージ９２の外部に電極を取り出すために設けられる。
外部ソース端子１とパワーＭＯＳＦＥＴ１１のソース端
子と制御回路９１のグランド端子４とＭＯＳＦＥＴ２１
のソース端子が、電気的に接続するために互いに結合
（以下単に「結合」と記す）される。外部ドレイン端子
２とパワーＭＯＳＦＥＴ１１のドレイン端子とエンハン
スメント型の縦型ＭＯＳＦＥＴ１２のドレイン端子とエ
ンハンスメント型の縦型ＭＯＳＦＥＴ１３のドレイン端
子が結合される。外部ゲート端子３とエンハンスメント
型の縦型ＭＯＳＦＥＴ１２のゲート端子とエンハンス型
の縦型ＭＯＳＦＥＴ１３のゲート端子が結合され、外部
ゲート端子３とパワーＭＯＳＦＥＴ１１のゲート端子６
との間には電圧保持素子として働く抵抗４１が接続され
る。抵抗４１とパワーＭＯＳＦＥＴ１１のゲート端子６
との間にＭＯＳＦＥＴ２１のドレイン端子とエンハンス
メント型の縦型ＭＯＳＦＥＴ１２のソース端子が結合さ
れる。制御回路９１の出力端子７とＭＯＳＦＥＴ２１の
ゲート端子が結合される。エンハンスメント型の縦型Ｍ
ＯＳＦＥＴ１３のソース端子と制御回路９１の電源端子
５が結合される。
ＥＴ１１を制御する制御回路９１が同一パッケージ９２
内に設けられ、外部ゲート端子３と外部ソース端子１と
外部ドレイン端子２の少なくとも３個の外部端子がパッ
ケージ９２の外部に電極を取り出すために設けられる。
外部ソース端子１とパワーＭＯＳＦＥＴ１１のソース端
子と制御回路９１のグランド端子４とＭＯＳＦＥＴ２１
のソース端子が、電気的に接続するために互いに結合
（以下単に「結合」と記す）される。外部ドレイン端子
２とパワーＭＯＳＦＥＴ１１のドレイン端子とエンハン
スメント型の縦型ＭＯＳＦＥＴ１２のドレイン端子とエ
ンハンスメント型の縦型ＭＯＳＦＥＴ１３のドレイン端
子が結合される。外部ゲート端子３とエンハンスメント
型の縦型ＭＯＳＦＥＴ１２のゲート端子とエンハンス型
の縦型ＭＯＳＦＥＴ１３のゲート端子が結合され、外部
ゲート端子３とパワーＭＯＳＦＥＴ１１のゲート端子６
との間には電圧保持素子として働く抵抗４１が接続され
る。抵抗４１とパワーＭＯＳＦＥＴ１１のゲート端子６
との間にＭＯＳＦＥＴ２１のドレイン端子とエンハンス
メント型の縦型ＭＯＳＦＥＴ１２のソース端子が結合さ
れる。制御回路９１の出力端子７とＭＯＳＦＥＴ２１の
ゲート端子が結合される。エンハンスメント型の縦型Ｍ
ＯＳＦＥＴ１３のソース端子と制御回路９１の電源端子
５が結合される。
【００１３】制御回路９１は外部ドレイン端子２と外部
ソース端子１の間に流れるドレイン電流を基準電流値以
下に制限して制御するための差動型比較回路である。MO
SFET２２，２３と抵抗４４，４５を主要素子とする。さ
らに、縦型ＭＯＳＦＥＴ１３からの電流を制限する抵抗
４６と制御回路９１内の動作電圧の上限値を制限するた
めのダイオード３７と、耐雑音特性を向上し高精度な定
電流特性を実現するため保護回路のグランドと電源との
間にキャパシタ５１が設けられる。
ソース端子１の間に流れるドレイン電流を基準電流値以
下に制限して制御するための差動型比較回路である。MO
SFET２２，２３と抵抗４４，４５を主要素子とする。さ
らに、縦型ＭＯＳＦＥＴ１３からの電流を制限する抵抗
４６と制御回路９１内の動作電圧の上限値を制限するた
めのダイオード３７と、耐雑音特性を向上し高精度な定
電流特性を実現するため保護回路のグランドと電源との
間にキャパシタ５１が設けられる。
【００１４】縦型ＭＯＳＦＥＴ１４のソース端子と外部
ソース端子１との間には電圧保持素子として働く抵抗４
２が設けられる。縦型ＭＯＳＦＥＴ１４のゲート端子と
外部ゲート端子３が抵抗４１を介して結合され、縦型Ｍ
ＯＳＦＥＴ１４のドレイン端子と外部ドレイン端子２が
結合される。パワーＭＯＳＦＥＴ１１のドレイン電流が
増加すると電圧保持素子として働く抵抗４１の端子間電
圧、すなわち、制御回路９１の入力端子８の電圧が増加
する。ＭＯＳＦＥＴ２２のしきい電圧をMOSFET２３のし
きい電圧より０.２Ｖ 程度低くし、制御回路９１の入力
端子８の電圧が０.２Ｖ 程度以上となるとＭＯＳＦＥＴ
２２がオフ状態、ＭＯＳＦＥＴ２１がオン状態になる。
このため、パワーＭＯＳＦＥＴ１１のドレイン電流が基
準値以内に制限される。
ソース端子１との間には電圧保持素子として働く抵抗４
２が設けられる。縦型ＭＯＳＦＥＴ１４のゲート端子と
外部ゲート端子３が抵抗４１を介して結合され、縦型Ｍ
ＯＳＦＥＴ１４のドレイン端子と外部ドレイン端子２が
結合される。パワーＭＯＳＦＥＴ１１のドレイン電流が
増加すると電圧保持素子として働く抵抗４１の端子間電
圧、すなわち、制御回路９１の入力端子８の電圧が増加
する。ＭＯＳＦＥＴ２２のしきい電圧をMOSFET２３のし
きい電圧より０.２Ｖ 程度低くし、制御回路９１の入力
端子８の電圧が０.２Ｖ 程度以上となるとＭＯＳＦＥＴ
２２がオフ状態、ＭＯＳＦＥＴ２１がオン状態になる。
このため、パワーＭＯＳＦＥＴ１１のドレイン電流が基
準値以内に制限される。
【００１５】縦型ＭＯＳＦＥＴ１４のゲート幅の合計は
パワーＭＯＳＦＥＴ１１のゲート幅の合計の１/１００
以下、通常は１/１０００程度以下にし、縦型ＭＯＳＦ
ＥＴ14のドレイン電流は外部ドレイン端子２を流れる全
ドレイン電流に対し無視できるようにする。これによ
り、電流制限回路の電力損失が低減する。
パワーＭＯＳＦＥＴ１１のゲート幅の合計の１/１００
以下、通常は１/１０００程度以下にし、縦型ＭＯＳＦ
ＥＴ14のドレイン電流は外部ドレイン端子２を流れる全
ドレイン電流に対し無視できるようにする。これによ
り、電流制限回路の電力損失が低減する。
【００１６】エンハンスメント型の縦型ＭＯＳＦＥＴ１
２のソース端子とパワーMOSFET11のゲート端子６との間
に一方向性電流導通素子として働くダイオード３１が接
続される。ダイオード３１は、外部ゲート端子３から外
部ドレイン端子２へ縦型ＭＯＳＦＥＴ１２のドレイン・
ソース間を通りリーク電流が流れることを防止する。
２のソース端子とパワーMOSFET11のゲート端子６との間
に一方向性電流導通素子として働くダイオード３１が接
続される。ダイオード３１は、外部ゲート端子３から外
部ドレイン端子２へ縦型ＭＯＳＦＥＴ１２のドレイン・
ソース間を通りリーク電流が流れることを防止する。
【００１７】ＭＯＳＦＥＴ２１と直列に接続してあるダ
イオード３５は、外部ゲート端子３の電位が外部ソース
端子１の電位より低い場合にＭＯＳＦＥＴ２１に存在す
る寄生ｎｐｎトランジスタを介して外部ドレイン端子２
から外部ゲート端子３へのリーク電流が流れることを防
止する。
イオード３５は、外部ゲート端子３の電位が外部ソース
端子１の電位より低い場合にＭＯＳＦＥＴ２１に存在す
る寄生ｎｐｎトランジスタを介して外部ドレイン端子２
から外部ゲート端子３へのリーク電流が流れることを防
止する。
【００１８】ダイオード３３，３４は、外部ゲート端子
３とＭＯＳＦＥＴ１１とMOSFET12との間に接続する電圧
保持素子として働くゲート抵抗４１，４３の抵抗値が高
くても、パワーＭＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ１
２が高速にターンオフできるように、抵抗４１，４３に
並列に接続される。
３とＭＯＳＦＥＴ１１とMOSFET12との間に接続する電圧
保持素子として働くゲート抵抗４１，４３の抵抗値が高
くても、パワーＭＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ１
２が高速にターンオフできるように、抵抗４１，４３に
並列に接続される。
【００１９】また、本実施例ではキャパシタ５１を保護
回路のグランドと電源との間に設けているので、定電流
回路の電源値が安定になり、定電流特性が安定になる。
回路のグランドと電源との間に設けているので、定電流
回路の電源値が安定になり、定電流特性が安定になる。
【００２０】以上の構成により、本実施例では以下の主
要な効果がある。 （１）抵抗４１の値は電流制限動作によるゲート電流の
増加を抑えるため、通常２ｋΩから２０ｋΩ程度と高い
値に設定する必要があるが、抵抗４１を大きくするとパ
ワーＭＯＳＦＥＴ１１のゲート端子６の電圧上昇速度が
遅くなるため電流制限の応答速度が遅くなる。しかし、
本実施例ではパワーＭＯＳＦＥＴ１１のゲート端子６の
制御に外部ドレイン端子２に接続してあるＭＯＳＦＥＴ
１２を用いるため、抵抗４１の抵抗値が大きくても、パ
ワーＭＯＳＦＥＴ１１のドレイン電流を目標値にすばや
く到達させるためにゲート端子６の電圧を高速に上昇で
きる。このため、パワーＭＯＳＦＥＴ１１のドレイン電
圧の振動を低減し安定に制御される。 （２）ゲート端子６を制御するＭＯＳＦＥＴ１２のドレ
イン電流は外部ドレイン端子２から供給されるため、外
部ゲート端子３に供給するゲート電流を増加させる必要
がない。このため、低消費電力駆動できる。また、ＭＯ
ＳＦＥＴ１３のドレイン電流に関してもＭＯＳＦＥＴ１
２と同様に電源端子５から制御回路９１に供給する。こ
のため、外部ゲート端子３から電流を供給しなくても制
御回路９１を動作でき、さらに制御回路９１に流れる電
流も負荷に供給する電流として有効利用される。このた
め、低消費電力駆動できる。ここで、縦型ＭＯＳＦＥＴ
１２，１３に流れる各々の電流は必ずしもパワーＭＯＳ
ＦＥＴ１１の電流に比例して増加するわけではない。し
かし、外部ドレイン端子２を流れる全電流の１／１０程
度以下、通常は１／１００以下にすることにより、電流
制限精度の劣化原因とならないようにできる。 （３）縦型ＭＯＳＦＥＴ１２，１３はエンハンスメント
型素子を使用し、外部ゲート端子により同一パッケージ
内の素子を制御する。このため、パワーMOSFET11がオフ
の場合にはＭＯＳＦＥＴ１２もオフ状態になり、外部ド
レイン端子から外部ゲート端子に無駄なリーク電流が流
れない。また、特に縦型ＭＯＳＦＥＴ１２をエンハンス
メント型素子にすると外部ドレイン端子から外部ゲート
端子にリーク電流が流れないため、このリーク電流がゲ
ート抵抗４１に流れることによりパワーＭＯＳＦＥＴ１
１が弱くオン状態になり、外部ドレイン端子から外部ソ
ース端子にリーク電流が流れることが防止される。この
ため、オフ状態に外部ドレイン端子２から外部ゲート端
子３や外部ソース端子１にリーク電流が流れず、スタン
バイ時の低消費電力化が可能になる。
要な効果がある。 （１）抵抗４１の値は電流制限動作によるゲート電流の
増加を抑えるため、通常２ｋΩから２０ｋΩ程度と高い
値に設定する必要があるが、抵抗４１を大きくするとパ
ワーＭＯＳＦＥＴ１１のゲート端子６の電圧上昇速度が
遅くなるため電流制限の応答速度が遅くなる。しかし、
本実施例ではパワーＭＯＳＦＥＴ１１のゲート端子６の
制御に外部ドレイン端子２に接続してあるＭＯＳＦＥＴ
１２を用いるため、抵抗４１の抵抗値が大きくても、パ
ワーＭＯＳＦＥＴ１１のドレイン電流を目標値にすばや
く到達させるためにゲート端子６の電圧を高速に上昇で
きる。このため、パワーＭＯＳＦＥＴ１１のドレイン電
圧の振動を低減し安定に制御される。 （２）ゲート端子６を制御するＭＯＳＦＥＴ１２のドレ
イン電流は外部ドレイン端子２から供給されるため、外
部ゲート端子３に供給するゲート電流を増加させる必要
がない。このため、低消費電力駆動できる。また、ＭＯ
ＳＦＥＴ１３のドレイン電流に関してもＭＯＳＦＥＴ１
２と同様に電源端子５から制御回路９１に供給する。こ
のため、外部ゲート端子３から電流を供給しなくても制
御回路９１を動作でき、さらに制御回路９１に流れる電
流も負荷に供給する電流として有効利用される。このた
め、低消費電力駆動できる。ここで、縦型ＭＯＳＦＥＴ
１２，１３に流れる各々の電流は必ずしもパワーＭＯＳ
ＦＥＴ１１の電流に比例して増加するわけではない。し
かし、外部ドレイン端子２を流れる全電流の１／１０程
度以下、通常は１／１００以下にすることにより、電流
制限精度の劣化原因とならないようにできる。 （３）縦型ＭＯＳＦＥＴ１２，１３はエンハンスメント
型素子を使用し、外部ゲート端子により同一パッケージ
内の素子を制御する。このため、パワーMOSFET11がオフ
の場合にはＭＯＳＦＥＴ１２もオフ状態になり、外部ド
レイン端子から外部ゲート端子に無駄なリーク電流が流
れない。また、特に縦型ＭＯＳＦＥＴ１２をエンハンス
メント型素子にすると外部ドレイン端子から外部ゲート
端子にリーク電流が流れないため、このリーク電流がゲ
ート抵抗４１に流れることによりパワーＭＯＳＦＥＴ１
１が弱くオン状態になり、外部ドレイン端子から外部ソ
ース端子にリーク電流が流れることが防止される。この
ため、オフ状態に外部ドレイン端子２から外部ゲート端
子３や外部ソース端子１にリーク電流が流れず、スタン
バイ時の低消費電力化が可能になる。
【００２１】なお、縦型ＭＯＳＦＥＴ１２としてエンハ
ンスメント型素子を使用すると、外部ゲート端子３の電
圧を増加した時、ＭＯＳＦＥＴ１２に流れるドレイン電
流値も増加するため、ＭＯＳＦＥＴ１２とＭＯＳＦＥＴ
２１の電流バランスが取りにくくなる場合もある。この
対策として、本実施例ではエンハンスメント型の絶縁ゲ
ート型半導体素子１２のソース端子とゲート端子との間
に電圧制限素子として働くダイオード３２を設ける、ま
たは、ＭＯＳＦＥＴ１２のゲート幅をパワーＭＯＳＦＥ
Ｔのゲート幅より２桁以上短くすることにより、絶縁ゲ
ート型半導体素子１２に流れるドレイン電流が過大にな
らないようにする。これにより、安定で高精度な電流制
限特性が保持される。
ンスメント型素子を使用すると、外部ゲート端子３の電
圧を増加した時、ＭＯＳＦＥＴ１２に流れるドレイン電
流値も増加するため、ＭＯＳＦＥＴ１２とＭＯＳＦＥＴ
２１の電流バランスが取りにくくなる場合もある。この
対策として、本実施例ではエンハンスメント型の絶縁ゲ
ート型半導体素子１２のソース端子とゲート端子との間
に電圧制限素子として働くダイオード３２を設ける、ま
たは、ＭＯＳＦＥＴ１２のゲート幅をパワーＭＯＳＦＥ
Ｔのゲート幅より２桁以上短くすることにより、絶縁ゲ
ート型半導体素子１２に流れるドレイン電流が過大にな
らないようにする。これにより、安定で高精度な電流制
限特性が保持される。
【００２２】さらに、本実施例では縦型ＭＯＳＦＥＴ１
２，１３のしきい電圧はエンハンスメント型にすること
により上述のようにスタンバイ電力をなくすことができ
るが、縦型ＭＯＳＦＥＴ１２，１３のしきい電圧をパワ
ーＭＯＳＦＥＴ１１と同等に高くすると外部ゲート端子
３の電圧が低い場合に制御回路９１の電源端子５の電圧
が低くなり制御回路５が正常動作しなくなる場合が有
る。また、縦型MOSFET12からゲート端子６へ電流が十分
供給されにくくなる場合が有る。そこで、縦型ＭＯＳＦ
ＥＴ１２，１３のしきい電圧の絶対値はパワーＭＯＳＦ
ＥＴ１１のしきい電圧の絶対値より低くすることが望ま
しい。
２，１３のしきい電圧はエンハンスメント型にすること
により上述のようにスタンバイ電力をなくすことができ
るが、縦型ＭＯＳＦＥＴ１２，１３のしきい電圧をパワ
ーＭＯＳＦＥＴ１１と同等に高くすると外部ゲート端子
３の電圧が低い場合に制御回路９１の電源端子５の電圧
が低くなり制御回路５が正常動作しなくなる場合が有
る。また、縦型MOSFET12からゲート端子６へ電流が十分
供給されにくくなる場合が有る。そこで、縦型ＭＯＳＦ
ＥＴ１２，１３のしきい電圧の絶対値はパワーＭＯＳＦ
ＥＴ１１のしきい電圧の絶対値より低くすることが望ま
しい。
【００２３】すなわち、ｎチャネル素子の場合には、０
＜縦型ＭＯＳＦＥＴ１２，１３のしきい電圧＜パワーＭ
ＯＳＦＥＴ１１のしきい電圧とし、ｐチャネル素子の場
合には、０＞縦型ＭＯＳＦＥＴ１２，１３のしきい電圧
＞パワーＭＯＳＦＥＴ１１のしきい電圧とする。これに
より、外部ゲート電圧が低くても縦型ＭＯＳＦＥＴ１
２，１３がオンする。 （４）縦型ＭＯＳＦＥＴ１２の入力容量とゲート抵抗４
３の積で決まる時定数をパワーＭＯＳＦＥＴ１１のゲー
ト端子６に対する入力容量とゲート抵抗４２の積で決ま
る時定数より小さくすることにより、外部ゲート端子３
に電圧が印加された場合、縦型ＭＯＳＦＥＴ１２がまず
最初にオンし、外部ドレイン端子２から縦型ＭＯＳＦＥ
Ｔ１１，１４のゲートに電流を供給する。このため、縦
型MOSFET12はデプレッション型素子でなくエンハンスメ
ント型でも縦型ＭＯＳＦＥＴ１１，１４を高速にオンさ
せることが可能になる。また、ゲート抵抗４１が大き
く、外部ゲート端子３からゲート抵抗４１を通りゲート
端子６に供給されるゲート電流が小さくてもパワーＭＯ
ＳＦＥＴ１１を高速にターンオンできる。 （５）本実施例では外部ドレイン端子２の電圧が低下す
ると縦型ＭＯＳＦＥＴ13から制御回路９１の電源端子５
に電流が供給されなくなり自動的にパワーMOSFET１１の
電流制限特性を保持しなくなる。すなわち、本半導体装
置の発熱が問題とならないドレイン電圧が低い動作条
件、例えば、ドレイン電圧が３Ｖ程度以下ではドレイン
電流の制限を行わずドレイン電流の最大定格電流値を増
加し、ドレイン電圧が３Ｖ程度以上になりパワーＭＯＳ
ＦＥＴの消費電力が問題となる場合には、ドレイン電流
特性を制限し、負荷短絡条件における破壊強度を向上す
ることが可能となる。 （６）本実施例では、エンハンスメント型の縦型ＭＯＳ
ＦＥＴ１２のドレイン端子とゲート端子との間に電圧制
限素子として働くダイオード列３８を設けたので、誘導
性負荷において、外部ゲート端子３を急速に下げてター
ンオフさせる場合には外部ドレイン端子２と外部ソース
端子１との間の電圧が急速に増加し、まずダイオード列
３８が降伏、さらに縦型ＭＯＳＦＥＴ１２がオンして、
主に縦型ＭＯＳＦＥＴ１２のドレイン電流によりパワー
ＭＯＳＦＥＴ１１のゲート端子６の電圧を増加し外部ド
レイン端子２と外部ソース端子１との間の電圧急増を抑
制する。従って、外部ドレイン端子２と外部ソース端子
１との間に過電圧が印加されるとき、電流供給能力が大
きい縦型ＭＯＳＦＥＴ１２を使用して、急速にパワーＭ
ＯＳＦＥＴ１１をオンさせる。このためパワーＭＯＳＦ
ＥＴ１１に印加される過大なドレイン電圧によって半導
体装置が破壊しないように保護する過電圧保護効果が向
上する。
＜縦型ＭＯＳＦＥＴ１２，１３のしきい電圧＜パワーＭ
ＯＳＦＥＴ１１のしきい電圧とし、ｐチャネル素子の場
合には、０＞縦型ＭＯＳＦＥＴ１２，１３のしきい電圧
＞パワーＭＯＳＦＥＴ１１のしきい電圧とする。これに
より、外部ゲート電圧が低くても縦型ＭＯＳＦＥＴ１
２，１３がオンする。 （４）縦型ＭＯＳＦＥＴ１２の入力容量とゲート抵抗４
３の積で決まる時定数をパワーＭＯＳＦＥＴ１１のゲー
ト端子６に対する入力容量とゲート抵抗４２の積で決ま
る時定数より小さくすることにより、外部ゲート端子３
に電圧が印加された場合、縦型ＭＯＳＦＥＴ１２がまず
最初にオンし、外部ドレイン端子２から縦型ＭＯＳＦＥ
Ｔ１１，１４のゲートに電流を供給する。このため、縦
型MOSFET12はデプレッション型素子でなくエンハンスメ
ント型でも縦型ＭＯＳＦＥＴ１１，１４を高速にオンさ
せることが可能になる。また、ゲート抵抗４１が大き
く、外部ゲート端子３からゲート抵抗４１を通りゲート
端子６に供給されるゲート電流が小さくてもパワーＭＯ
ＳＦＥＴ１１を高速にターンオンできる。 （５）本実施例では外部ドレイン端子２の電圧が低下す
ると縦型ＭＯＳＦＥＴ13から制御回路９１の電源端子５
に電流が供給されなくなり自動的にパワーMOSFET１１の
電流制限特性を保持しなくなる。すなわち、本半導体装
置の発熱が問題とならないドレイン電圧が低い動作条
件、例えば、ドレイン電圧が３Ｖ程度以下ではドレイン
電流の制限を行わずドレイン電流の最大定格電流値を増
加し、ドレイン電圧が３Ｖ程度以上になりパワーＭＯＳ
ＦＥＴの消費電力が問題となる場合には、ドレイン電流
特性を制限し、負荷短絡条件における破壊強度を向上す
ることが可能となる。 （６）本実施例では、エンハンスメント型の縦型ＭＯＳ
ＦＥＴ１２のドレイン端子とゲート端子との間に電圧制
限素子として働くダイオード列３８を設けたので、誘導
性負荷において、外部ゲート端子３を急速に下げてター
ンオフさせる場合には外部ドレイン端子２と外部ソース
端子１との間の電圧が急速に増加し、まずダイオード列
３８が降伏、さらに縦型ＭＯＳＦＥＴ１２がオンして、
主に縦型ＭＯＳＦＥＴ１２のドレイン電流によりパワー
ＭＯＳＦＥＴ１１のゲート端子６の電圧を増加し外部ド
レイン端子２と外部ソース端子１との間の電圧急増を抑
制する。従って、外部ドレイン端子２と外部ソース端子
１との間に過電圧が印加されるとき、電流供給能力が大
きい縦型ＭＯＳＦＥＴ１２を使用して、急速にパワーＭ
ＯＳＦＥＴ１１をオンさせる。このためパワーＭＯＳＦ
ＥＴ１１に印加される過大なドレイン電圧によって半導
体装置が破壊しないように保護する過電圧保護効果が向
上する。
【００２４】尚、本実施例の図１では、抵抗４１を電圧
保持素子として使用し、MOSFET21がオンした場合に外部
ゲート端子３と、パワーＭＯＳＦＥＴ１１のゲート端子
６との間に電圧保持させ、パワーＭＯＳＦＥＴ１１のド
レイン電流を制限させているが、抵抗４１の代わりにＭ
ＯＳＦＥＴのドレインとソースを端子３と端子６の間に
電気的に接続し、電圧保持素子４１として使用してもか
まわない。
保持素子として使用し、MOSFET21がオンした場合に外部
ゲート端子３と、パワーＭＯＳＦＥＴ１１のゲート端子
６との間に電圧保持させ、パワーＭＯＳＦＥＴ１１のド
レイン電流を制限させているが、抵抗４１の代わりにＭ
ＯＳＦＥＴのドレインとソースを端子３と端子６の間に
電気的に接続し、電圧保持素子４１として使用してもか
まわない。
【００２５】図２は図１の回路を実現するためのデバイ
ス構造例であり、パワーMOSFET11，ＭＯＳＦＥＴ２１，
抵抗４４，縦型ＭＯＳＦＥＴ１２の構造を代表として示
す。１０１ａは高濃度ｎ型基板、１０３はｎ型エピタキ
シャル層、１０４はフィールドの絶縁層、１０５は横型
ＭＯＳＦＥＴ１２のボディとなるｐ型ウエル拡散層、１
０６はゲート酸化膜、１０８ａは高濃度ｎ型不純物を拡
散した多結晶シリコン層、１０８ｂは低濃度のｐ型不純
物を拡散した多結晶シリコン層、１０８ｃは高濃度のｐ
型不純物を拡散した多結晶シリコン層、１０９はｐ型拡
散層、１１０は低濃度ｎ型拡散層、１１１は高濃度ｎ型
拡散層、１１２は高濃度ｐ型拡散層、１１３は保護膜で
ある。１１４ａはパワーＭＯＳＦＥＴ１１のソース電極
で114bはゲート電極、１１４ｃはＭＯＳＦＥＴ２１のソ
ース電極で１１４ｄはドレイン電極、１１４ｅと１１４
ｆは抵抗４４の電極、１１４ｇは縦型ＭＯＳＦＥＴ１２
のゲート電極で１１４ｈはソース電極である。
ス構造例であり、パワーMOSFET11，ＭＯＳＦＥＴ２１，
抵抗４４，縦型ＭＯＳＦＥＴ１２の構造を代表として示
す。１０１ａは高濃度ｎ型基板、１０３はｎ型エピタキ
シャル層、１０４はフィールドの絶縁層、１０５は横型
ＭＯＳＦＥＴ１２のボディとなるｐ型ウエル拡散層、１
０６はゲート酸化膜、１０８ａは高濃度ｎ型不純物を拡
散した多結晶シリコン層、１０８ｂは低濃度のｐ型不純
物を拡散した多結晶シリコン層、１０８ｃは高濃度のｐ
型不純物を拡散した多結晶シリコン層、１０９はｐ型拡
散層、１１０は低濃度ｎ型拡散層、１１１は高濃度ｎ型
拡散層、１１２は高濃度ｐ型拡散層、１１３は保護膜で
ある。１１４ａはパワーＭＯＳＦＥＴ１１のソース電極
で114bはゲート電極、１１４ｃはＭＯＳＦＥＴ２１のソ
ース電極で１１４ｄはドレイン電極、１１４ｅと１１４
ｆは抵抗４４の電極、１１４ｇは縦型ＭＯＳＦＥＴ１２
のゲート電極で１１４ｈはソース電極である。
【００２６】パワーＭＯＳＦＥＴ１１と縦型ＭＯＳＦＥ
Ｔ１２のドレイン領域は高濃度ｎ型基板１０１ａ、ｎ型
エピタキシャル層１０３を共有しており、各々のボディ
領域はｎ型エピタキシャル層１０３により分離されてい
る。さらに、図２では示してないが図１の縦型ＭＯＳＦ
ＥＴ１３も縦型ＭＯＳＦＥＴ１２と同様にパワーＭＯＳ
ＦＥＴ１１のドレイン領域である高濃度ｎ型基板１０１
ａ、ｎ型エピタキシャル層１０３を共有し、ボディ領域
はｎ型エピタキシャル層１０３により分離されている。
このため、パワーＭＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ
１２，１３は従来のパワーＭＯＳＦＥＴプロセスを使用
することにより形成できる。さらに、パワーＭＯＳＦＥ
Ｔ１１と縦型ＭＯＳＦＥＴ１２，１３を分離する特別の
素子分離領域の追加が不要であるため、安価なプロセス
で制御用のＭＯＳＦＥＴ１２，１３を同一チップ上に共
存でき、回路が小型になる。
Ｔ１２のドレイン領域は高濃度ｎ型基板１０１ａ、ｎ型
エピタキシャル層１０３を共有しており、各々のボディ
領域はｎ型エピタキシャル層１０３により分離されてい
る。さらに、図２では示してないが図１の縦型ＭＯＳＦ
ＥＴ１３も縦型ＭＯＳＦＥＴ１２と同様にパワーＭＯＳ
ＦＥＴ１１のドレイン領域である高濃度ｎ型基板１０１
ａ、ｎ型エピタキシャル層１０３を共有し、ボディ領域
はｎ型エピタキシャル層１０３により分離されている。
このため、パワーＭＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ
１２，１３は従来のパワーＭＯＳＦＥＴプロセスを使用
することにより形成できる。さらに、パワーＭＯＳＦＥ
Ｔ１１と縦型ＭＯＳＦＥＴ１２，１３を分離する特別の
素子分離領域の追加が不要であるため、安価なプロセス
で制御用のＭＯＳＦＥＴ１２，１３を同一チップ上に共
存でき、回路が小型になる。
【００２７】さらに、ＭＯＳＦＥＴ２１〜２３のボディ
領域をパワーＭＯＳＦＥＴ１１のドレイン領域であるｎ
型エピタキシャル層内部に形成し、パワーＭＯＳＦＥＴ
１１と同一チップ上に制御用のＭＯＳＦＥＴ２１〜２３
を特別な素子分離プロセス工程を追加しない従来のパワ
ーＭＯＳＦＥＴプロセスを使用して同一半導体チップ上
に形成される。さらに、多結晶シリコン層等の絶縁層上
のシリコン層を使用して抵抗４１〜４３やダイオードま
たはダイオード列３１〜３８を形成することにより、パ
ッケージ９２の内部に構成する必要がある半導体回路素
子も従来のパワーＭＯＳＦＥＴプロセスを使用して同一
半導体チップ上に形成できる。このように集積化を進め
ることにより、安い製造コストで回路の小型化ができ
る。なお、半導体装置の構成のバリエーションの一つと
して図１のパッケージ９２の中に示した回路要素単位を
他の回路要素とともに同一パッケージまたは同一モジュ
ール内に集積化しても同様の効果が得られる。 ＜実施例２＞図３は本発明の第２の実施例である半導体
装置の縦断面図で、図１の回路を実現するための図２と
は異なったデバイス構造例を示す。
領域をパワーＭＯＳＦＥＴ１１のドレイン領域であるｎ
型エピタキシャル層内部に形成し、パワーＭＯＳＦＥＴ
１１と同一チップ上に制御用のＭＯＳＦＥＴ２１〜２３
を特別な素子分離プロセス工程を追加しない従来のパワ
ーＭＯＳＦＥＴプロセスを使用して同一半導体チップ上
に形成される。さらに、多結晶シリコン層等の絶縁層上
のシリコン層を使用して抵抗４１〜４３やダイオードま
たはダイオード列３１〜３８を形成することにより、パ
ッケージ９２の内部に構成する必要がある半導体回路素
子も従来のパワーＭＯＳＦＥＴプロセスを使用して同一
半導体チップ上に形成できる。このように集積化を進め
ることにより、安い製造コストで回路の小型化ができ
る。なお、半導体装置の構成のバリエーションの一つと
して図１のパッケージ９２の中に示した回路要素単位を
他の回路要素とともに同一パッケージまたは同一モジュ
ール内に集積化しても同様の効果が得られる。 ＜実施例２＞図３は本発明の第２の実施例である半導体
装置の縦断面図で、図１の回路を実現するための図２と
は異なったデバイス構造例を示す。
【００２８】本実施例では縦型ＭＯＳＦＥＴ１２，１３
のしきい電圧をパワーＭＯＳＦＥＴ１１のしきい電圧よ
り低くするためにＭＯＳＦＥＴ２１，２２のボディ領域
に使用するｐウエル領域１０５を縦型ＭＯＳＦＥＴ１
２，１３のチャネル拡散層（ボディ領域）にも使用して
いる。パワーＭＯＳＦＥＴ１１のチャネル拡散層として
使用しているｐ型拡散層１０９の表面不純物濃度はＭＯ
ＳＦＥＴ２１のボディ領域に使用されるｐウエル領域１
０５の表面不純物濃度より高濃度に設定することによ
り、パワーＭＯＳＦＥＴ１１のしきい電圧は１.５Ｖ〜
３.５Ｖに対し、縦型ＭＯＳＦＥＴ１２，１３のしきい
電圧は０.５Ｖ 〜１.５Ｖ 程度とＭＯＳＦＥＴ２１等と
ほぼ同じ値に設定してある。このため、本実施例では、
外部ゲート端子３の電圧が低い場合にも制御回路９１の
電源端子５の電圧が低くなりにくくなり、制御回路５の
正常動作範囲が拡大できる。さらに、縦型ＭＯＳＦＥＴ
１２からゲート端子６へ電流が十分供給されやすくな
る。
のしきい電圧をパワーＭＯＳＦＥＴ１１のしきい電圧よ
り低くするためにＭＯＳＦＥＴ２１，２２のボディ領域
に使用するｐウエル領域１０５を縦型ＭＯＳＦＥＴ１
２，１３のチャネル拡散層（ボディ領域）にも使用して
いる。パワーＭＯＳＦＥＴ１１のチャネル拡散層として
使用しているｐ型拡散層１０９の表面不純物濃度はＭＯ
ＳＦＥＴ２１のボディ領域に使用されるｐウエル領域１
０５の表面不純物濃度より高濃度に設定することによ
り、パワーＭＯＳＦＥＴ１１のしきい電圧は１.５Ｖ〜
３.５Ｖに対し、縦型ＭＯＳＦＥＴ１２，１３のしきい
電圧は０.５Ｖ 〜１.５Ｖ 程度とＭＯＳＦＥＴ２１等と
ほぼ同じ値に設定してある。このため、本実施例では、
外部ゲート端子３の電圧が低い場合にも制御回路９１の
電源端子５の電圧が低くなりにくくなり、制御回路５の
正常動作範囲が拡大できる。さらに、縦型ＭＯＳＦＥＴ
１２からゲート端子６へ電流が十分供給されやすくな
る。
【００２９】本実施例は、縦型ＭＯＳＦＥＴのゲート酸
化膜１０６を形成する前に縦型ＭＯＳＦＥＴのチャネル
となる領域にも不純物濃度が低いｐウエル領域１０５を
形成することにより実現できる。このため、縦型ＭＯＳ
ＦＥＴ１２，１３のしきい電圧はＭＯＳＦＥＴ２１とほ
ぼ同等に低く設定できる。なお、縦型MOSFET12,１３の
ドレイン・ソース間耐圧はパワーＭＯＳＦＥＴ１１のド
レイン・ソース間耐圧と同等にする必要があるため、縦
型ＭＯＳＦＥＴのチャネル長はパワーＭＯＳＦＥＴ１１
のチャネル長より長く形成し、チャネル部でパンチスル
ーにより耐圧劣化が生じないようにする。 ＜実施例３＞図４は本発明の第３の実施例である半導体
装置の回路図であり、図５と図６は本半導体装置の縦断
面図である。
化膜１０６を形成する前に縦型ＭＯＳＦＥＴのチャネル
となる領域にも不純物濃度が低いｐウエル領域１０５を
形成することにより実現できる。このため、縦型ＭＯＳ
ＦＥＴ１２，１３のしきい電圧はＭＯＳＦＥＴ２１とほ
ぼ同等に低く設定できる。なお、縦型MOSFET12,１３の
ドレイン・ソース間耐圧はパワーＭＯＳＦＥＴ１１のド
レイン・ソース間耐圧と同等にする必要があるため、縦
型ＭＯＳＦＥＴのチャネル長はパワーＭＯＳＦＥＴ１１
のチャネル長より長く形成し、チャネル部でパンチスル
ーにより耐圧劣化が生じないようにする。 ＜実施例３＞図４は本発明の第３の実施例である半導体
装置の回路図であり、図５と図６は本半導体装置の縦断
面図である。
【００３０】本実施例は図１に示した実施例のパワーＭ
ＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ１２，１３，１４を
各々パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，１３，１
４にする。１は外部エミッタ端子、２は外部コレクタ端
子、３は外部ゲート端子である。１１は出力用のＩＧＢ
Ｔで、１２〜１４は出力用のパワーＩＧＢＴ１１とコレ
クタが接続された縦型ＩＧＢＴである。従って、本回路
は、図１に示した実施例１と同様な回路構成を有し、そ
の主要な効果も実施例１と同様である。すなわち、
（１）パワーＩＧＢＴ１１のコレクタ電圧の振動低減と
安定制御化、（２）低消費電力駆動化、（３）スタンバ
イ時の低消費電力化、（４）高速スイッチング化、
（５）最大定格電流値増加と負荷短絡破壊強度を同時に
向上、（６）過電圧保護特性向上、という効果がある。
ＯＳＦＥＴ１１と縦型ＭＯＳＦＥＴ１２，１３，１４を
各々パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，１３，１
４にする。１は外部エミッタ端子、２は外部コレクタ端
子、３は外部ゲート端子である。１１は出力用のＩＧＢ
Ｔで、１２〜１４は出力用のパワーＩＧＢＴ１１とコレ
クタが接続された縦型ＩＧＢＴである。従って、本回路
は、図１に示した実施例１と同様な回路構成を有し、そ
の主要な効果も実施例１と同様である。すなわち、
（１）パワーＩＧＢＴ１１のコレクタ電圧の振動低減と
安定制御化、（２）低消費電力駆動化、（３）スタンバ
イ時の低消費電力化、（４）高速スイッチング化、
（５）最大定格電流値増加と負荷短絡破壊強度を同時に
向上、（６）過電圧保護特性向上、という効果がある。
【００３１】図５は図４の回路を実現するための半導体
装置の縦断面構造図の例であり、パワーＩＧＢＴ１１，
ＭＯＳＦＥＴ２１，抵抗４４，縦型ＩＧＢＴ１２の構造
を代表として示してある。
装置の縦断面構造図の例であり、パワーＩＧＢＴ１１，
ＭＯＳＦＥＴ２１，抵抗４４，縦型ＩＧＢＴ１２の構造
を代表として示してある。
【００３２】本構造と図２の相違点はパワーＭＯＳＦＥ
Ｔの代りにＩＧＢＴを形成するため、１０１ａの高濃度
ｎ型基板の代りに、高濃度ｐ型基板１０１ｂとｎ型バッ
ファ領域（ｎ型ベース領域）１０２を設けてあることで
ある。また、１１４ａはパワーＩＧＢＴ１１のエミッタ
電極で１１４ｂはゲート電極、１１４ｇは縦型IGBT12の
ゲート電極で１１４ｈはエミッタ電極である。
Ｔの代りにＩＧＢＴを形成するため、１０１ａの高濃度
ｎ型基板の代りに、高濃度ｐ型基板１０１ｂとｎ型バッ
ファ領域（ｎ型ベース領域）１０２を設けてあることで
ある。また、１１４ａはパワーＩＧＢＴ１１のエミッタ
電極で１１４ｂはゲート電極、１１４ｇは縦型IGBT12の
ゲート電極で１１４ｈはエミッタ電極である。
【００３３】本構造においては、パワーＩＧＢＴ１１は
縦型ＩＧＢＴ１２のコレクタ領域である高濃度ｐ型基板
１０１ｂを共有し、さらにｎ型ベース領域であるｎ型エ
ピタキシャル層（ｎ型ベース領域）１０３を共有してお
り、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２のボディ領
域はｎ型エピタキシャル層１０３により分離されている
という点である。さらに、図２では示してないが、図１
の縦型ＩＧＢＴ１３も縦型ＩＧＢＴ１２と同様にパワー
ＩＧＢＴ１１のコレクタ領域である高濃度ｐ型基板１０
１ｂを共有し、さらにｎ型ベース領域であるｎ型エピタ
キシャル層（ｎ型ベース領域）１０３を共有しており、
パワーＩＧＢＴ１１と縦型ＩＧＢＴ１３のボディ領域も
ｎ型エピタキシャル層１０３により分離されている。こ
のため、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，１３
は従来のＩＧＢＴプロセスを使用することにより形成で
き、さらに、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，
１３を分離する特別の素子分離領域の追加が不要である
ため安いプロセスで制御用の縦型ＩＧＢＴ１２，１３を
同一チップ上に共存できる。このため、回路が小型にな
る。
縦型ＩＧＢＴ１２のコレクタ領域である高濃度ｐ型基板
１０１ｂを共有し、さらにｎ型ベース領域であるｎ型エ
ピタキシャル層（ｎ型ベース領域）１０３を共有してお
り、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２のボディ領
域はｎ型エピタキシャル層１０３により分離されている
という点である。さらに、図２では示してないが、図１
の縦型ＩＧＢＴ１３も縦型ＩＧＢＴ１２と同様にパワー
ＩＧＢＴ１１のコレクタ領域である高濃度ｐ型基板１０
１ｂを共有し、さらにｎ型ベース領域であるｎ型エピタ
キシャル層（ｎ型ベース領域）１０３を共有しており、
パワーＩＧＢＴ１１と縦型ＩＧＢＴ１３のボディ領域も
ｎ型エピタキシャル層１０３により分離されている。こ
のため、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，１３
は従来のＩＧＢＴプロセスを使用することにより形成で
き、さらに、パワーＩＧＢＴ１１と縦型ＩＧＢＴ１２，
１３を分離する特別の素子分離領域の追加が不要である
ため安いプロセスで制御用の縦型ＩＧＢＴ１２，１３を
同一チップ上に共存できる。このため、回路が小型にな
る。
【００３４】さらに、本半導体装置においては、ＭＯＳ
ＦＥＴ２１〜２３のボディ領域をパワーＩＧＢＴ１１の
ｎベース領域であるｎ型エピタキシャル層内部に形成
し、パワーＭＯＳＦＥＴ１１と同一チップ上に制御用の
ＭＯＳＦＥＴ２１〜２３を特別な素子分離プロセス工程
を追加しない従来のＩＧＢＴプロセスを使用して同一半
導体チップ上に形成している。さらに、多結晶シリコン
層等の絶縁層上のシリコン層を使用して抵抗４１〜４３
やダイオードまたはダイオード列３１〜３７を形成する
ことにより、パッケージ９２の内部に構成する必要があ
る半導体回路素子を従来のＩＧＢＴプロセスを使用して
同一半導体チップ上に形成できる。このように集積化を
進めることにより、安い製造コストで回路の小型化がで
きるという効果がある。なお、半導体装置の構成のバリ
エーションの一つとして図１のパッケージ９２の中に示
した回路要素単位を他の回路要素とともに同一パッケー
ジまたは同一モジュール内に集積化しても同様の効果が
得られる。
ＦＥＴ２１〜２３のボディ領域をパワーＩＧＢＴ１１の
ｎベース領域であるｎ型エピタキシャル層内部に形成
し、パワーＭＯＳＦＥＴ１１と同一チップ上に制御用の
ＭＯＳＦＥＴ２１〜２３を特別な素子分離プロセス工程
を追加しない従来のＩＧＢＴプロセスを使用して同一半
導体チップ上に形成している。さらに、多結晶シリコン
層等の絶縁層上のシリコン層を使用して抵抗４１〜４３
やダイオードまたはダイオード列３１〜３７を形成する
ことにより、パッケージ９２の内部に構成する必要があ
る半導体回路素子を従来のＩＧＢＴプロセスを使用して
同一半導体チップ上に形成できる。このように集積化を
進めることにより、安い製造コストで回路の小型化がで
きるという効果がある。なお、半導体装置の構成のバリ
エーションの一つとして図１のパッケージ９２の中に示
した回路要素単位を他の回路要素とともに同一パッケー
ジまたは同一モジュール内に集積化しても同様の効果が
得られる。
【００３５】本実施例のようにＩＧＢＴの場合には、ｎ
型バッファ領域１０２（ｎ型ベース領域）と高濃度ｐ型
基板（コレクタ領域）１０１ｂとの間にｐｎ接合ダイオ
ードが存在するため、このダイオードの逆方向耐圧が外
部ゲート端子２と外部ソース端子１との間の耐圧より高
く、リーク電流も小さい場合には図４において外部ゲー
ト端子３から外部コレクタ端子２へのリーク電流抑制の
ために設けてあったダイオード３１は取ることができ
る。
型バッファ領域１０２（ｎ型ベース領域）と高濃度ｐ型
基板（コレクタ領域）１０１ｂとの間にｐｎ接合ダイオ
ードが存在するため、このダイオードの逆方向耐圧が外
部ゲート端子２と外部ソース端子１との間の耐圧より高
く、リーク電流も小さい場合には図４において外部ゲー
ト端子３から外部コレクタ端子２へのリーク電流抑制の
ために設けてあったダイオード３１は取ることができ
る。
【００３６】その他に関しては本実施例の場合も実施例
１で述べたパワーＭＯＳＦＥＴの場合と同様の効果があ
る。 ＜実施例４＞図６は本発明の第４の実施例である半導体
装置の回路図であり、図７は本半導体装置の縦断面構造
図である。
１で述べたパワーＭＯＳＦＥＴの場合と同様の効果があ
る。 ＜実施例４＞図６は本発明の第４の実施例である半導体
装置の回路図であり、図７は本半導体装置の縦断面構造
図である。
【００３７】本実施例においては、図４に示した縦型Ｉ
ＧＢＴ１２，１３のボディ領域（ｐウエル領域）をエミ
ッタ領域と分離し、本半導体装置の最低電位領域である
外部エミッタ端子１に接続する。具体的には、図７に示
すように、縦型ＩＧＢＴ１２のエミッタ電極１１４ｈを
ボディ領域であるｐウエル領域１０５とは接続せずＩＧ
ＢＴのエミッタ領域１１１だけに接続し、縦型ＩＧＢＴ
１２のボディ領域であるｐウエル領域１０５をＭＯＳＦ
ＥＴ２１のｐウエル領域１０５と接続し、パワーＩＧＢ
Ｔ１１のエミッタ電極１１４ａと導通してある。なお，
図７において縦型ＩＧＢＴ１２の左側のｐウエル領域１
０５は他の断面において右側のｐウエル領域１０５とつ
ながっている。本実施例の場合には、仮に外部コレクタ
端子２から縦型ＩＧＢＴ１２，１３のボディ領域（ｐウ
エル領域１０５）にノイズ電流が流れても縦型ＩＧＢＴ
１２，１３がオフ状態ならばパワーＭＯＳＦＥＴ１１の
ゲート端子６に電流が流れることなく直接外部エミッタ
端子１に流れ込む。従って、雑音に対し強く電流制限回
路が誤動作しなくなる。なお、本実施例ではｎ型拡散層
１１１とパワーＩＧＢＴ１１のチャネル拡散層として使
用する２×１０17cm-3以上の高濃度なｐ型拡散層１０８
を直接接続させないようにする。これにより縦型ＩＧＢ
Ｔ１２，１３のエミッタと外部エミッタ１との間の耐圧
劣化を防止し、外部ゲート端子３と外部ソース端子１と
の間に印加できる電圧が低くならないようにしてある。
なお、本実施例ではＩＧＢＴの場合の例で示したが、パ
ワーＭＯＳＦＥＴの場合も同様で図１の縦型ＭＯＳＦＥ
Ｔ１２，１３のボディをソースと分離して外部ソース端
子１に接続させることも可能であり、この場合も雑音に
対し強く電流制限回路が誤動作しなくなる。また、図７
に示したＩＧＢＴの場合と同様な構造により外部ゲート
端子３と外部ソース端子１との間の耐圧劣化を防止でき
る。
ＧＢＴ１２，１３のボディ領域（ｐウエル領域）をエミ
ッタ領域と分離し、本半導体装置の最低電位領域である
外部エミッタ端子１に接続する。具体的には、図７に示
すように、縦型ＩＧＢＴ１２のエミッタ電極１１４ｈを
ボディ領域であるｐウエル領域１０５とは接続せずＩＧ
ＢＴのエミッタ領域１１１だけに接続し、縦型ＩＧＢＴ
１２のボディ領域であるｐウエル領域１０５をＭＯＳＦ
ＥＴ２１のｐウエル領域１０５と接続し、パワーＩＧＢ
Ｔ１１のエミッタ電極１１４ａと導通してある。なお，
図７において縦型ＩＧＢＴ１２の左側のｐウエル領域１
０５は他の断面において右側のｐウエル領域１０５とつ
ながっている。本実施例の場合には、仮に外部コレクタ
端子２から縦型ＩＧＢＴ１２，１３のボディ領域（ｐウ
エル領域１０５）にノイズ電流が流れても縦型ＩＧＢＴ
１２，１３がオフ状態ならばパワーＭＯＳＦＥＴ１１の
ゲート端子６に電流が流れることなく直接外部エミッタ
端子１に流れ込む。従って、雑音に対し強く電流制限回
路が誤動作しなくなる。なお、本実施例ではｎ型拡散層
１１１とパワーＩＧＢＴ１１のチャネル拡散層として使
用する２×１０17cm-3以上の高濃度なｐ型拡散層１０８
を直接接続させないようにする。これにより縦型ＩＧＢ
Ｔ１２，１３のエミッタと外部エミッタ１との間の耐圧
劣化を防止し、外部ゲート端子３と外部ソース端子１と
の間に印加できる電圧が低くならないようにしてある。
なお、本実施例ではＩＧＢＴの場合の例で示したが、パ
ワーＭＯＳＦＥＴの場合も同様で図１の縦型ＭＯＳＦＥ
Ｔ１２，１３のボディをソースと分離して外部ソース端
子１に接続させることも可能であり、この場合も雑音に
対し強く電流制限回路が誤動作しなくなる。また、図７
に示したＩＧＢＴの場合と同様な構造により外部ゲート
端子３と外部ソース端子１との間の耐圧劣化を防止でき
る。
【００３８】なお、上記各実施例では、縦型ＩＧＢＴ
（縦型ＭＯＳＦＥＴ）１２，１３を低消費電力化のため
エンハンスメント型としているが、ボディ領域の電極を
分離し誤動作を防止する効果は縦型ＩＧＢＴ（縦型ＭＯ
ＳＦＥＴ）１２，１３としてデプレッション型素子を用
いた場合も同様である。
（縦型ＭＯＳＦＥＴ）１２，１３を低消費電力化のため
エンハンスメント型としているが、ボディ領域の電極を
分離し誤動作を防止する効果は縦型ＩＧＢＴ（縦型ＭＯ
ＳＦＥＴ）１２，１３としてデプレッション型素子を用
いた場合も同様である。
【００３９】以上、本発明の実施例について説明した
が、本発明は上記各実施例に限定されない。例えば、上
記各実施例では主にｎ型のパワーＭＯＳＦＥＴやＩＧＢ
Ｔがｎチャネル型であるが、ｐチャネル型としても同様
の効果が得られる。このように、本発明の技術的範囲を
逸脱しない範囲内において数々の構成をなしえることは
勿論である。
が、本発明は上記各実施例に限定されない。例えば、上
記各実施例では主にｎ型のパワーＭＯＳＦＥＴやＩＧＢ
Ｔがｎチャネル型であるが、ｐチャネル型としても同様
の効果が得られる。このように、本発明の技術的範囲を
逸脱しない範囲内において数々の構成をなしえることは
勿論である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
制御回路内蔵絶縁ゲート型半導体装置の動作の安定化ま
たは低消費電力化が可能になる。
制御回路内蔵絶縁ゲート型半導体装置の動作の安定化ま
たは低消費電力化が可能になる。
【図１】本発明の第１の実施形態を示す半導体装置の回
路図である。
路図である。
【図２】本発明の第１の実施形態を示す半導体装置の縦
断面構造図である。
断面構造図である。
【図３】本発明の第２の実施形態を示す半導体装置の縦
断面構造図である。
断面構造図である。
【図４】本発明の第３の実施形態を示す半導体装置の回
路図である。
路図である。
【図５】本発明の第３の実施形態を示す半導体装置の縦
断面構造図である。
断面構造図である。
【図６】本発明の第４の実施形態を示す半導体装置の回
路図である。
路図である。
【図７】本発明の第４の実施形態を示す半導体装置の縦
断面構造図である。
断面構造図である。
１…第１端子、２…第２端子、３…第３端子、１１〜１
５…縦型絶縁ゲート型半導体素子、２１〜２３…ＭＯＳ
ＦＥＴ、３１〜３８…ダイオード、４１〜４６…抵抗、
５１…キャパシタ、１０１ａ…高濃度ｎ型基板、１０１
ｂ…高濃度ｐ型基板、１０２…ｎ型バッファ領域、１０
３…ｎ型エピタキシャル層、１０４…絶縁層、１０５，
１１０…ｐ型拡散層、１０６…ゲート酸化膜、１０８ａ
…高濃度ｎ型多結晶シリコン層、１０８ｂ…低濃度ｐ型
多結晶シリコン層、１０８ｃ…高濃度ｐ型多結晶シリコ
ン層、１１０…低濃度ｎ型拡散層、１１１…高濃度ｎ型
拡散層、１１２…高濃度ｐ型拡散層、１１３…保護膜、
１１４ａ〜１１４ｈ…電極層。
５…縦型絶縁ゲート型半導体素子、２１〜２３…ＭＯＳ
ＦＥＴ、３１〜３８…ダイオード、４１〜４６…抵抗、
５１…キャパシタ、１０１ａ…高濃度ｎ型基板、１０１
ｂ…高濃度ｐ型基板、１０２…ｎ型バッファ領域、１０
３…ｎ型エピタキシャル層、１０４…絶縁層、１０５，
１１０…ｐ型拡散層、１０６…ゲート酸化膜、１０８ａ
…高濃度ｎ型多結晶シリコン層、１０８ｂ…低濃度ｐ型
多結晶シリコン層、１０８ｃ…高濃度ｐ型多結晶シリコ
ン層、１１０…低濃度ｎ型拡散層、１１１…高濃度ｎ型
拡散層、１１２…高濃度ｐ型拡散層、１１３…保護膜、
１１４ａ〜１１４ｈ…電極層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088 Ｈ０３Ｋ 17/56 Ｚ
Ｈ０３Ｋ 17/56
Claims (14)
- 【請求項１】第１絶縁ゲート型半導体素子と該第１絶縁
ゲート型半導体素子を制御する制御回路とが同一パッケ
ージ内に設けられ、 外部ゲート端子と外部第１端子と外部第２端子の少なく
とも３個の外部端子が前記パッケージの外部に電極を取
り出すために設けられ、 前記外部第１端子と前記第１絶縁ゲート型半導体素子の
第１端子と前記制御回路のグランド端子と第１ＭＯＳＦ
ＥＴのソース端子が電気的に接続され、 前記外部第２端子と前記第１絶縁ゲート型半導体素子の
第２端子とエンハンスメント型の第２絶縁ゲート型半導
体素子の第２端子が電気的に接続され、 前記外部ゲート端子と前記エンハンスメント型の第２絶
縁ゲート型半導体素子のゲート端子が電気的に接続さ
れ、 前記外部ゲート端子と前記第１絶縁ゲート型半導体素子
のゲート端子との間には第１電圧保持素子が接続され、 前記第１電圧保持素子と前記第１絶縁ゲート型半導体素
子のゲート端子との間に前記第１ＭＯＳＦＥＴのドレイ
ン端子と前記エンハンスメント型の第２絶縁ゲート型半
導体素子の第１端子が電気的に接続され、前記エンハンスメント型の第２絶縁ゲート型半導体素子
の、第１端子とゲート端子との間に、第１電圧制限素子
が配置され、 前記制御回路の出力端子と前記第１ＭＯＳＦＥＴのゲー
ト端子とが電気的に接続される制御回路内蔵絶縁ゲート
型半導体装置。 - 【請求項２】第１絶縁ゲート型半導体素子と該第１絶縁
ゲート型半導体素子を制御する制御回路が同一パッケー
ジ内に設けられ、 外部ゲート端子と外部第１端子と外部第２端子の少なく
とも３個の外部端子が前記パッケージの外部に電極を取
り出すために設けられ、 前記外部第１端子と前記第１絶縁ゲート型半導体素子の
第１端子と前記制御回路のグランド端子と第１ＭＯＳＦ
ＥＴのソース端子が電気的に接続され、 前記外部第２端子と前記第１絶縁ゲート型半導体素子の
第２端子とエンハンスメント型の第３絶縁ゲート型半導
体素子の第２端子が電気的に接続され、 前記外部ゲート端子と前記エンハンスメント型の第３絶
縁ゲート型半導体素子のゲート端子が電気的に接続さ
れ、 前記外部ゲート端子と前記第１絶縁ゲート型半導体素子
のゲート端子との間には第１電圧保持素子が接続され、 前記第１電圧保持素子と前記第１絶縁ゲート型半導体素
子のゲート端子との間に前記第１ＭＯＳＦＥＴのドレイ
ン端子が電気的に接続され、 前記制御回路の出力端子と前記第１ＭＯＳＦＥＴのゲー
ト端子が電気的に接続され、 前記エンハンスメント型の第３絶縁ゲート型半導体素子
の第１端子と前記制御回路の電源端子が電気的に接続さ
れる制御回路内蔵絶縁ゲート型半導体装置。 - 【請求項３】第１絶縁ゲート型半導体素子と該第１絶縁
ゲート型半導体素子を制御する制御回路が同一パッケー
ジ内に設けられ、 外部ゲート端子と外部第１端子と外部第２端子の少なく
とも３個の外部端子が前記パッケージの外部に電極を取
り出すために設けられ、 前記外部第１端子と前記第１絶縁ゲート型半導体素子の
第１端子と前記制御回路のグランド端子と第１ＭＯＳＦ
ＥＴのソース端子が電気的に接続され、 前記外部第２端子と前記第１絶縁ゲート型半導体素子の
第２端子とエンハンスメント型の第２絶縁ゲート型半導
体素子の第２端子とエンハンスメント型の第３絶縁ゲー
ト型半導体素子の第２端子が電気的に接続され、 前記外部ゲート端子と前記エンハンスメント型の第２絶
縁ゲート型半導体素子のゲート端子と前記エンハンスメ
ント型の第３絶縁ゲート型半導体素子のゲート端子が電
気的に接続され、 前記外部ゲート端子と前記第１絶縁ゲート型半導体素子
のゲート端子との間には第１電圧保持素子が接続され、 前記第１電圧保持素子と前記第１絶縁ゲート型半導体素
子のゲート端子との間に前記第１ＭＯＳＦＥＴのドレイ
ン端子と前記エンハンスメント型の第２絶縁ゲート型半
導体素子の第１端子が電気的に接続され、 前記制御回路の出力端子と前記第１ＭＯＳＦＥＴのゲー
ト端子が電気的に接続され、 前記エンハンスメント型の第３絶縁ゲート型半導体素子
の第１端子と前記制御回路の電源端子が電気的に接続さ
れる制御回路内蔵絶縁ゲート型半導体装置。 - 【請求項４】請求項１または請求項３において、前記エ
ンハンスメント型の第２絶縁ゲート型半導体素子の第１
端子と前記第１絶縁ゲート型半導体素子のゲート端子と
の間に一方向性電流導通素子が設けられる制御回路内蔵
絶縁ゲート型半導体装置。 - 【請求項５】請求項３において、前記エンハンスメント
型の第２絶縁ゲート型半導体素子の第１端子とゲート端
子との間に第１電圧制限素子が設けられる制御回路内蔵
絶縁ゲート型半導体装置。 - 【請求項６】請求項１あるいは請求項３〜請求項５のい
ずれか１項において、前記第２絶縁型半導体素子の第２
端子とゲート端子との間に第２電圧制限素子が設けられ
る制御回路内蔵絶縁ゲート型半導体装置。 - 【請求項７】請求項１〜請求項６のいずれか１項におい
て、 第４絶縁ゲート型半導体素子の第１端子と外部第１端子
との間に第２電圧保持素子が設けられ、 前記第４絶縁ゲート型半導体素子のゲート端子と前記外
部ゲート端子が電気的に接続され、 前記第４絶縁ゲート型半導体素子の第２端子と前記外部
第２端子が電気的に接続され、 前記第２電圧保持素子の端子間電圧が増加した場合に前
記第１ＭＯＳＦＥＴのドレイン電流を増加する手段が設
けられる制御回路内蔵絶縁ゲート型半導体装置。 - 【請求項８】請求項１あるいは請求項３〜請求項６のい
ずれか１項において、第１絶縁ゲート型半導体素子と第
２絶縁ゲート型半導体素子はドレイン領域を共有するＭ
ＯＳ型半導体素子であり、前記第１絶縁ゲート型半導体
素子と前記第２絶縁ゲート型半導体素子のボディ領域は
前記ドレイン領域により分離されている制御回路内蔵絶
縁ゲート型半導体装置。 - 【請求項９】請求項２〜請求項６のいずれか１項におい
て、第１絶縁ゲート型半導体素子と第３絶縁ゲート型半
導体素子はドレイン領域を共有するＭＯＳ型半導体素子
であり、前記第１絶縁ゲート型半導体素子と前記第３絶
縁ゲート型半導体素子のボディ領域は前記ドレイン領域
により分離されている制御回路内蔵絶縁ゲート型半導体
装置。 - 【請求項１０】請求項１あるいは請求項３〜請求項６の
いずれか１項において、第１絶縁ゲート型半導体素子と
第２絶縁ゲート型半導体素子は第１導電型のコレクタ領
域と第２導電型のベース領域を共有するＩＧＢＴであ
り、前記第１絶縁ゲート型半導体素子と前記第２絶縁ゲ
ート型半導体素子の第１導電型のボディ領域は前記第２
導電型のベース領域により分離されている制御回路内蔵
絶縁ゲート型半導体装置。 - 【請求項１１】請求項２〜請求項６のいずれか１項にお
いて、第１絶縁ゲート型半導体素子と第３絶縁ゲート型
半導体素子は第１導電型のコレクタ領域と第２導電型の
ベース領域を共有するＩＧＢＴであり、前記第１絶縁ゲ
ート型半導体素子と前記第３絶縁ゲート型半導体素子の
第１導電型のボディ領域は前記第２導電型のベース領域
により分離されている制御回路内蔵絶縁ゲート型半導体
装置。 - 【請求項１２】請求項１あるいは請求項３〜請求項６の
いずれか１項において、 第２絶縁ゲート型半導体素子のボディ領域と第１端子の
半導体領域を分離して結線している制御回路内蔵絶縁ゲ
ート型半導体装置。 - 【請求項１３】請求項２〜請求項６のいずれか１項にお
いて、第３絶縁ゲート型半導体素子のボディ領域と第１
端子の半導体領域を分離して結線している制御回路内蔵
絶縁ゲート型半導体装置。 - 【請求項１４】請求項１から請求項１３のいずれか１項
に記載の制御回路内蔵絶縁ゲート型半導体装置によっ
て、前記第１端子と前記第２端子間を導通遮断制御する
ことにより負荷を駆動する電流制限機能付きパワースイ
ッチシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097825A JP3444263B2 (ja) | 2000-03-30 | 2000-03-30 | 制御回路内蔵絶縁ゲート半導体装置 |
| DE60004008T DE60004008T2 (de) | 2000-03-30 | 2000-09-01 | Halbleiterschaltung mit einem Bauelement mit isoliertem Gate und einer zugehörigen Kontrollschaltung |
| EP00119016A EP1139566B1 (en) | 2000-03-30 | 2000-09-01 | Semiconductor circuit with insulated gate device and associated control circuitry |
| US10/179,204 US20020167056A1 (en) | 2000-03-30 | 2002-06-26 | Insulated gate semiconductor device with control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097825A JP3444263B2 (ja) | 2000-03-30 | 2000-03-30 | 制御回路内蔵絶縁ゲート半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284589A JP2001284589A (ja) | 2001-10-12 |
| JP3444263B2 true JP3444263B2 (ja) | 2003-09-08 |
Family
ID=18612397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097825A Expired - Fee Related JP3444263B2 (ja) | 2000-03-30 | 2000-03-30 | 制御回路内蔵絶縁ゲート半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020167056A1 (ja) |
| EP (1) | EP1139566B1 (ja) |
| JP (1) | JP3444263B2 (ja) |
| DE (1) | DE60004008T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10149777A1 (de) * | 2001-10-09 | 2003-04-24 | Bosch Gmbh Robert | Halbleiter-Schaltungsanordnung, insbesondere für Zündungsverwendungen, und Verwendung |
| JP2005228851A (ja) * | 2004-02-12 | 2005-08-25 | Mitsubishi Electric Corp | Ｉｇｂｔモジュール |
| JP4253318B2 (ja) * | 2004-08-06 | 2009-04-08 | 株式会社エヌ・ティ・ティ・データ・イー・エックス・テクノ | スイッチング手段駆動回路、スイッチング手段の駆動方法、電源装置、及びスイッチング回路 |
| DE102005019157A1 (de) * | 2005-04-25 | 2006-10-26 | Robert Bosch Gmbh | Anordnung von MOSFETs zur Steuerung von demselben |
| US7432663B2 (en) * | 2006-09-25 | 2008-10-07 | Osram Sylvania Inc. | Circuit for igniting a high intensity discharge lamp |
| JP2011066139A (ja) * | 2009-09-16 | 2011-03-31 | Sanken Electric Co Ltd | 複合半導体装置 |
| JP2012160495A (ja) * | 2011-01-31 | 2012-08-23 | Sanken Electric Co Ltd | 複合半導体装置 |
| TWI697097B (zh) * | 2017-04-18 | 2020-06-21 | 力智電子股份有限公司 | 電力開關及其半導體裝置 |
| JP7427871B2 (ja) * | 2019-05-15 | 2024-02-06 | 富士電機株式会社 | 半導体装置 |
| JP2022119459A (ja) * | 2021-02-04 | 2022-08-17 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3238880A1 (de) * | 1982-10-21 | 1984-04-26 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung |
| DE3424003A1 (de) * | 1984-06-29 | 1986-01-02 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung |
| JP3377803B2 (ja) * | 1991-07-08 | 2003-02-17 | テキサス インスツルメンツ インコーポレイテツド | 温度依存限流回路および限流方法 |
| US5742148A (en) * | 1992-11-24 | 1998-04-21 | Seiko Instruments Inc. | Charge/discharge control circuit and chargeable electric power source apparatus |
| GB9423076D0 (en) * | 1994-10-12 | 1995-01-04 | Philips Electronics Uk Ltd | A protected switch |
| GB9515272D0 (en) * | 1994-12-23 | 1995-09-20 | Philips Electronics Uk Ltd | An ignition control circuit, and engine system |
| CA2172890C (en) * | 1995-06-06 | 2005-02-22 | Harold R. Schnetzka | Switch driver circuit |
| US5654859A (en) * | 1995-11-14 | 1997-08-05 | The Boeing Company | Fault tolerant power distribution system |
| ES2188735T3 (es) * | 1996-12-12 | 2003-07-01 | Cit Alcatel | Disposicion de interconexion de control de corriente. |
| US6275093B1 (en) * | 1998-02-25 | 2001-08-14 | Intersil Corporation | IGBT gate drive circuit with short circuit protection |
-
2000
- 2000-03-30 JP JP2000097825A patent/JP3444263B2/ja not_active Expired - Fee Related
- 2000-09-01 DE DE60004008T patent/DE60004008T2/de not_active Expired - Fee Related
- 2000-09-01 EP EP00119016A patent/EP1139566B1/en not_active Expired - Lifetime
-
2002
- 2002-06-26 US US10/179,204 patent/US20020167056A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| DE60004008T2 (de) | 2004-04-22 |
| EP1139566A1 (en) | 2001-10-04 |
| DE60004008D1 (de) | 2003-08-28 |
| EP1139566B1 (en) | 2003-07-23 |
| US20020167056A1 (en) | 2002-11-14 |
| JP2001284589A (ja) | 2001-10-12 |
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