JP4253318B2 - スイッチング手段駆動回路、スイッチング手段の駆動方法、電源装置、及びスイッチング回路 - Google Patents
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Description
本発明は、トランジスタ等のスイッチング手段を駆動するためのスイッチング手段駆動回路、スイッチング手段の駆動方法、そのスイッチング手段駆動回路を含んで構成される電源装置、及びスイッチング回路に関する。
各種回路に含まれる電流路の導通／遮断状態を制御しあるいは切り換えるために、各種のスイッチング手段を用いることはよく知られている。従来、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のトランジスタをスイッチング手段として用い、当該トランジスタをオン／オフ駆動させるため、トランジスタのゲートに制御信号を入力するゲート駆動回路が用いられていた。
ところで、ＭＯＳＦＥＴ、ＩＧＢＴ等のトランジスタにおいては、ゲートとドレインの間、及び、ゲートとソースの間にゲート入力容量と呼ばれる容量成分が生じる。このため、トランジスタのゲートに制御信号を入力した場合、制御信号の信号電流が上記容量成分を充電するために費やされてしまい、トランジスタを確実に駆動できないことがある。また、ドレインとゲートの間に帰還効果（或いは、ミラー効果）と呼ばれる有害な作用もある。このため、トランジスタのゲートには、十分な信号電流を入力する必要がある。
そこで、従来のゲート駆動回路では、トランジスタのオン／オフを制御するための制御信号を、回路外から供給される外部電源を用いて増幅した後、トランジスタのゲートに入力していた（例えば、特許文献１参照。）。
そこで、従来のゲート駆動回路では、トランジスタのオン／オフを制御するための制御信号を、回路外から供給される外部電源を用いて増幅した後、トランジスタのゲートに入力していた（例えば、特許文献１参照。）。
特許文献１に記載されたゲート駆動回路は、ＭＯＳＦＥＴを制御信号に従ってオン／オフさせるために、制御信号とは別の外部電源Ｖｃｃを用いて制御信号を増幅し、ＭＯＳＦＥＴのゲートに入力するものである。
このように、従来のスイッチング手段駆動回路においては外部電源が必須であった。
そこで、本発明の目的は、外部電源を必要としないスイッチング手段駆動回路を提供することにある。本発明の他の目的は、外部電源を必要とせず、スイッチング手段を確実にかつ高速にオン／オフ駆動させるスイッチング手段の駆動方法を提供することにある。
そこで、本発明の目的は、外部電源を必要としないスイッチング手段駆動回路を提供することにある。本発明の他の目的は、外部電源を必要とせず、スイッチング手段を確実にかつ高速にオン／オフ駆動させるスイッチング手段の駆動方法を提供することにある。
上記の目的を達成するため、本発明のスイッチング手段駆動回路は、スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、該スイッチング手段駆動部を駆動する電源部と、を具備し、前記電源部は、前記スイッチング手段をオン／オフ駆動するために前記スイッチング手段駆動部に入力される入力信号を充電する充電部を備え、該充電部が前記スイッチング手段駆動部を駆動するための電力を供給し、前記スイッチング手段駆動部は、前記入力信号を増幅し、前記スイッチング手段が有する第１の制御端に印加して前記スイッチング手段をオンに駆動する第１の駆動手段と、前記入力信号の極性が反転されたとき該極性反転された入力信号を増幅し、前記第１の制御端に印加して前記スイッチング手段をオフに駆動する第２の駆動手段とを有することを特徴とする。
本発明のスイッチング手段駆動回路において、前記第１の駆動手段が、前記スイッチング手段をオン駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、前記第２の駆動手段が、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電し、かつ該充電された電荷の極性とは逆極性に充電する構成としても良い。
本発明のスイッチング回路は、スイッチング手段と、少なくとも該スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、該スイッチング手段駆動部を駆動するための電力を供給する電源部であって、前記スイッチング手段をオン／オフ駆動するために前記スイッチング手段駆動部に入力される入力信号を充電する充電部を接続するための接続端を有する電源部とを含むスイッチング手段駆動回路と、を備え、前記スイッチング手段駆動部は、前記入力信号を増幅し、前記スイッチング手段が有する第１の制御端に印加して前記スイッチング手段をオンに駆動する第１の駆動手段と、前記入力信号の極性が反転されたとき該極性反転された入力信号を増幅し、前記第１の制御端に印加して前記スイッチング手段をオフに駆動する第２の駆動手段と、を有し、前記スイッチング手段駆動回路は前記スイッチング手段が有する第１の制御端に接続され、かつ前記スイッチング手段駆動回路と前記スイッチング手段とが単一チップ上に形成されていることを特徴とする。
また、本発明のスイッチング回路において、前記第１の駆動手段は、前記スイッチング手段をオン駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、前記第２の駆動手段は、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電し、かつ該充電された電荷の極性とは逆極性に充電する構成としても良い。
本発明の電源装置は、上記した本発明のスイッチング手段駆動回路と、該スイッチング手段駆動回路に接続される第１の制御端を有するスイッチング手段と、該スイッチング手段が接続され、該スイッチング手段のスイッチング動作に応じてエネルギーを伝達し、蓄積し、または放出するトランスまたはインダクタとを備えることを特徴とする。
本発明のスイッチング手段の駆動方法は、第１の制御端を有するスイッチング手段と、該スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、該スイッチング手段駆動部を駆動する電源部とを備えるスイッチング回路における、スイッチング手段の駆動方法において、極性が交互に反転する入力信号を前記スイッチング手段駆動部に入力し、前記スイッチング手段駆動部に入力される前記入力信号を前記電源部に充電し、前記電源部から電源を供給され前記スイッチング手段駆動部が有する第１の駆動手段および第２の駆動手段を駆動し、前記第１の駆動手段によって一方の極性の前記入力信号を増幅し、該増幅された一方の極性の入力信号を前記スイッチング手段が有する前記第１の制御端に印加して前記スイッチング手段をオン駆動し、前記第２の駆動手段によって他方の極性の前記入力信号を増幅し、該増幅された他方の極性の入力信号を前記スイッチング手段が有する前記第１の制御端に印加して前記スイッチング手段をオフ駆動することを特徴とする。
また、本発明のスイッチング素子駆動回路は、第１の電流路及び該第１の電流路をオン／オフ制御する第１の制御端を有するスイッチング素子をオン／オフ駆動する、スイッチング素子駆動部と、該スイッチング素子駆動部を駆動する電源部と、を具備し、該電源部は、前記スイッチング素子をオン／オフ駆動するために前記スイッチング素子駆動部に入力信号が印加されたとき導通するダイオードと、該ダイオードを通る前記入力信号を充電するキャパシタを含むが、リアクトルを含まない電源部であり、該キャパシタが前記スイッチング素子駆動部を駆動するための電力を供給し、前記スイッチング素子駆動部は、第２の制御端と第２の電流路とを有し、前記第２の制御端と前記第２の電流路の一端に前記入力信号が印加されたとき前記入力信号を増幅し、前記増幅した入力信号を前記第２の電流路の他端から前記スイッチング素子が有する第１の制御端に入力し、前記スイッチング素子をオンに駆動する第２のトランジスタ素子と、第３の制御端と第３の電流路とを有し、前記第３の電流路の一端が前記第２のトランジスタ素子が有する前記第２の電流路の他端に接続され、前記第３の制御端に前記入力信号が印加されないとき前記スイッチング素子をオフに駆動し、前記スイッチング素子の有する第１の制御端と第１の電流路の一方とを前記第３の電流路を介して導通する第３のトランジスタ素子とを有することを特徴とする。
また、本発明のスイッチング素子駆動回路において、前記第２のトランジスタ素子は、前記スイッチング素子をオン駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、前記第３のトランジスタ素子は、前記スイッチング素子をオフ駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電する構成としても良い。
さらに、本発明のスイッチング回路は、第１の電流路及び該第１の電流路をオン／オフ制御する第１の制御端を有するスイッチング素子と、該スイッチング素子をオン／オフ駆動するためのスイッチング素子駆動回路と、を具備したスイッチング回路であって、該スイッチング素子駆動回路は、前記スイッチング素子をオン／オフ駆動するスイッチング素子駆動部と、該スイッチング素子駆動部を駆動するための電力を供給する電源部であって、少なくとも前記スイッチング素子をオン／オフ駆動するために前記スイッチング素子駆動部に入力される入力信号が印加されたとき導通するダイオードと、該ダイオードを通る前記入力信号を充電するキャパシタを接続するための接続部とを含むが、リアクトルを含まない電源部と、を備え、前記スイッチング素子駆動部は、第２の制御端と第２の電流路とを有し、前記第２の制御端と前記第２の電流路の一端に前記入力信号が印加されたとき前記入力信号を増幅し、前記増幅した入力信号を前記第２の電流路の他端から前記スイッチング素子が有する第１の制御端に入力し、前記スイッチング素子をオンに駆動する第２のトランジスタ素子と、第３の制御端と第３の電流路とを有し、前記第３の電流路の一端が前記第２のトランジスタ素子が有する前記第２の電流路の他端に接続され、前記第３の制御端に前記入力信号が印加されないとき前記スイッチング素子をオフに駆動し、前記スイッチング素子の有する第１の制御端と第１の電流路の一方とを前記第３の電流路を介して導通する第３のトランジスタ素子と、を有し、かつ、前記スイッチング素子と前記スイッチング素子駆動回路とが単一チップ上に形成されていることを特徴とする。
また、本発明のスイッチング回路において、前記第２のトランジスタ素子は、前記スイッチング素子をオン駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、前記第３のトランジスタ素子は、前記スイッチング素子をオフ駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電する構成としても良い。
さらに、本発明の電源装置は、上記した本発明のスイッチング手段駆動回路と、該スイッチング手段駆動回路に接続される第１の制御端を有するスイッチング手段と、該スイッチング手段が接続され、該スイッチング手段のスイッチング動作に応じてエネルギーを伝達し、蓄積し、または放出するトランスまたはインダクタとを備えることを特徴とする。
本発明のスイッチング手段駆動回路によれば、スイッチング手段駆動部を駆動する電源部が、スイッチング手段をオン／オフ駆動するためにスイッチング手段駆動部に入力される入力信号を充電する充電部を備えることにより、当該充電部がスイッチング手段駆動部を駆動するための電力を供給する。従って、回路外の電源を用いることなく、シンプルな回路構成によって低コストの駆動回路を容易に実現できる。
なお、電源部は、好ましくは入力信号の電圧によって充電されるキャパシタを充電部として備えている。
なお、電源部は、好ましくは入力信号の電圧によって充電されるキャパシタを充電部として備えている。
ここで、スイッチング手段は、例えばＦＥＴ、ＩＧＢＴ等のトランジスタ（第１の素子）を含み、トランジスタのドレイン−ソース間電流が流れる一つの電流路（第１の電流路）と、当該電流路をオン／オフ制御するゲート（第１の制御端）とを有している。トランジスタのゲート（第１の制御端）とソースあるいはドレイン（第１の電流路端）との間には入力容量が存在し、入力容量の影響によって入力信号に対するトランジスタのオン／オフ動作の追従性が良くないという問題がある。
本発明のスイッチング手段駆動回路によれば、スイッチング手段駆動部が、第１の駆動手段と、第２の駆動手段とを備える場合、第１の駆動手段は、入力信号を増幅し、スイッチング手段が有する第１の制御端に印加してスイッチング手段をオンに駆動し、第２の駆動手段は、入力信号の極性が反転されたとき当該極性反転された入力信号を増幅し、第１の制御端に印加して前記スイッチング手段をオフに駆動する。
ここで、入力信号は、極性が交互に反転する入力信号、実質的に一方の極性のみの入力信号のいずれを用いても良い。
実質的に一方の極性のみの入力信号が入力される場合には、スイッチング手段駆動部が備える第１の駆動手段は、入力信号を増幅し、スイッチング手段が有する第１の制御端に印加してスイッチング手段をオンに駆動し、スイッチング手段駆動部が備える第３の駆動手段は、入力信号が印加されないときスイッチング手段をオフに駆動する。
好ましい態様において、第１の駆動手段は、例えばＮＰＮ型のバイポーラトランジスタ（第２の素子）を含み、ＮＰＮ型のバイポーラトランジスタのコレクタ−エミッタ間電流が流れる電流路（第２の電流路）と、当該電流路を制御するベース（第２の制御端）とを有する。また、第２の駆動手段は、例えばＰＮＰ型のバイポーラトランジスタ（第３の素子）を含み、エミッタ−コレクタ間電流が流れる電流路（第３の電流路）と、当該電流路を制御するベース（第３の制御端）とを有する。従って、第１の駆動手段、第２の駆動手段は、入力信号を電流増幅する。
なお、第３の駆動手段は、例えばＰＮＰ型のバイポーラトランジスタ（第３の素子）を含み、エミッタ−コレクタ間電流が流れる電流路（第３の電流路）と、当該電流路を制御するベース（第３の制御端）とを有する。
ここで、入力信号は、極性が交互に反転する入力信号、実質的に一方の極性のみの入力信号のいずれを用いても良い。
実質的に一方の極性のみの入力信号が入力される場合には、スイッチング手段駆動部が備える第１の駆動手段は、入力信号を増幅し、スイッチング手段が有する第１の制御端に印加してスイッチング手段をオンに駆動し、スイッチング手段駆動部が備える第３の駆動手段は、入力信号が印加されないときスイッチング手段をオフに駆動する。
好ましい態様において、第１の駆動手段は、例えばＮＰＮ型のバイポーラトランジスタ（第２の素子）を含み、ＮＰＮ型のバイポーラトランジスタのコレクタ−エミッタ間電流が流れる電流路（第２の電流路）と、当該電流路を制御するベース（第２の制御端）とを有する。また、第２の駆動手段は、例えばＰＮＰ型のバイポーラトランジスタ（第３の素子）を含み、エミッタ−コレクタ間電流が流れる電流路（第３の電流路）と、当該電流路を制御するベース（第３の制御端）とを有する。従って、第１の駆動手段、第２の駆動手段は、入力信号を電流増幅する。
なお、第３の駆動手段は、例えばＰＮＰ型のバイポーラトランジスタ（第３の素子）を含み、エミッタ−コレクタ間電流が流れる電流路（第３の電流路）と、当該電流路を制御するベース（第３の制御端）とを有する。
スイッチング手段の第１の制御端に、スイッチング手段駆動部から増幅されたオン駆動用、オフ駆動用の入力信号がそれぞれ入力されると、第１の駆動手段が、スイッチング手段が有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、第２の駆動手段が、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電し、かつ該充電された電荷の極性とは逆極性に充電する。従って、スイッチング手段が有する入力容量の影響を補償ないし極小化し、スイッチング手段の第１の制御端電圧の立ち上がり、立ち下がりを急峻にして、スイッチング手段を確実にかつ入力信号に追随して高速に動作させることができる。
スイッチング手段の第１の制御端に、スイッチング手段駆動部から増幅されたオン駆動用の入力信号が入力されると、第１の駆動手段が、スイッチング手段が有する第１の制御端と第１の電流路端との間に存在する入力容量を充電する。スイッチング手段の第１の制御端に、スイッチング手段駆動部から入力信号が印加されないときには、第３の駆動手段が、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電する。従って、スイッチング手段が有する入力容量の影響を補償ないし極小化し、スイッチング手段の第１の制御端電圧の立ち上がり、立ち下がりを急峻にして、スイッチング手段を確実にかつ入力信号に追随して高速に動作させることができる。
また、スイッチング手段駆動部が入力信号を増幅して出力するので、スイッチング手段駆動回路に入力する入力信号は通常の強度のものであっても良く、スイッチング手段駆動回路に入力する前に入力信号を予め増幅することも不要である。従って、周辺回路を含めた低コスト化を図ることが可能である。
さらに、スイッチング手段駆動部によってスイッチング手段の第１の駆動端を強力に駆動するので、スイッチング手段駆動回路は高インピーダンスのものであっても良く、回路配置設計の裕度も大きいという利点がある。
本発明のスイッチング手段駆動回路は、少なくともスイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、スイッチング手段駆動部を駆動するための電力を供給する電源部であって、スイッチング手段をオン／オフ駆動するためにスイッチング手段駆動部に入力される入力信号を充電する充電部を接続するための接続端を有する電源部とを含む場合、当該スイッチング手段駆動回路を、スイッチング手段が有する第１の制御端に接続することで、当該スイッチング手段駆動回路とスイッチング手段とを、単一チップ上に形成することができる。従って、例えばモノリシックＩＣ化した制御端付きスイッチング回路を容易に実現できるので、小型で高性能なスイッチング回路を、低コストで製造できる利点がある。また、ユーザは、従来のＦＥＴ、ＩＧＢＴ等のトランジスタ素子を扱うのと全く同様の感覚で、本発明のスイッチング回路を電源装置等の機器に組み込んで使用することができる。
本発明の電源装置によれば、スイッチング手段駆動回路の駆動用に外部電源を用いる必要がないので、シンプルな回路構成により、全体として低コストの電源装置を容易に実現できる。
ＦＥＴ等のトランジスタをスイッチング手段として使用する従来の電源装置は、多くの場合１００〜２００ＫＨｚ程度の周波数でスイッチング動作させている。本発明の電源装置によれば、本発明のスイッチング手段駆動回路を組み込むことによって、スイッチング手段が有する入力容量の影響を補償ないし極小化し、スイッチング手段の第１の制御端電圧の立ち上がり、立ち下がりを急峻にして、スイッチング手段を確実にかつ入力信号に追随して高速に動作させることができるので、従来の１０倍程度、すなわち１ＭＨｚ程度の周波数でスイッチング動作させることも可能である。従って、スイッチング損失が極めて小さく、効率の極めて高い電源装置を、低コストで容易に実現できる。
ＦＥＴ等のトランジスタをスイッチング手段として使用する従来の電源装置は、多くの場合１００〜２００ＫＨｚ程度の周波数でスイッチング動作させている。本発明の電源装置によれば、本発明のスイッチング手段駆動回路を組み込むことによって、スイッチング手段が有する入力容量の影響を補償ないし極小化し、スイッチング手段の第１の制御端電圧の立ち上がり、立ち下がりを急峻にして、スイッチング手段を確実にかつ入力信号に追随して高速に動作させることができるので、従来の１０倍程度、すなわち１ＭＨｚ程度の周波数でスイッチング動作させることも可能である。従って、スイッチング損失が極めて小さく、効率の極めて高い電源装置を、低コストで容易に実現できる。
以下、本発明の好ましい実施の形態を図面に基づき説明する。なお、以下の実施の形態は、いずれも、ゲートを駆動端とするＦＥＴをスイッチング手段として用い、ゲート駆動回路を構成した例であるが、これらはあくまでも例示であって、本発明はこれらの実施の態様に限定されないことはいうまでもない。
［第１の実施の形態］
図１は、本発明を適用した第１の実施の形態におけるゲート駆動回路１の概略構成を示す回路図である。
図１に示すゲート駆動回路１は、ＮＰＮ型トランジスタＴＲ１１，ＰＮＰ型トランジスタＴＲ１２、ダイオードＤ１１，Ｄ１２，Ｄ１３、及びコンデンサＣ１１の各部を備えて構成され、ＦＥＴ１のゲートに制御信号を入力する。ＦＥＴ１のドレインはトランスＴ１の一次側のコイルＬ１１に接続され、ソースは接地されており、ゲート駆動回路１により入力される制御信号に従ってオン／オフを切り換える動作を行う。
なお、ＦＥＴ１は、ゲート−ソース間及びゲート−ドレイン間に所定のゲート入力容量を有する。ゲート−ソース間及びゲート−ドレイン間のゲート入力容量の和を、以下、容量Ｃと呼ぶ。
図１は、本発明を適用した第１の実施の形態におけるゲート駆動回路１の概略構成を示す回路図である。
図１に示すゲート駆動回路１は、ＮＰＮ型トランジスタＴＲ１１，ＰＮＰ型トランジスタＴＲ１２、ダイオードＤ１１，Ｄ１２，Ｄ１３、及びコンデンサＣ１１の各部を備えて構成され、ＦＥＴ１のゲートに制御信号を入力する。ＦＥＴ１のドレインはトランスＴ１の一次側のコイルＬ１１に接続され、ソースは接地されており、ゲート駆動回路１により入力される制御信号に従ってオン／オフを切り換える動作を行う。
なお、ＦＥＴ１は、ゲート−ソース間及びゲート−ドレイン間に所定のゲート入力容量を有する。ゲート−ソース間及びゲート−ドレイン間のゲート入力容量の和を、以下、容量Ｃと呼ぶ。
ゲート駆動回路１においては、入力端子１１に制御パルス１０が入力される。この制御パルス１０は、図中に示すとおり実質的に正極の電圧のみのパルスである。入力端子１１に接続されるライン上にはノードＮ１２が配置され、ノードＮ１２を介してダイオードＤ１１のアノード側端子が接続される。ダイオードＤ１１のカソード側端子にはノードＮ１１を介してコンデンサＣ１１の一端が接続され、コンデンサＣ１１の他端は接地されている。また、ノードＮ１１にはトランジスタＴＲ１１のコレクタが接続される。ダイオードＤ１１とコンデンサＣ１１とは、トランジスタＴＲ１１を駆動する電源部を構成している。
また、ノードＮ１２には、ダイオードＤ１２のアノード側端子が接続され、ダイオードＤ１２のカソード側端子には、ノードＮ１３を介してトランジスタＴＲ１１のベースが接続される。
トランジスタＴＲ１１のエミッタはノードＮ１５を介してＦＥＴ１のゲートに接続され、さらに、ノードＮ１５を介してトランジスタＴＲ１２のエミッタに接続される。
トランジスタＴＲ１２のベースはノードＮ１２を介して入力端子１１に接続され、コレクタはノードＮ１６を介して接地されている。
トランジスタＴＲ１１のエミッタはノードＮ１５を介してＦＥＴ１のゲートに接続され、さらに、ノードＮ１５を介してトランジスタＴＲ１２のエミッタに接続される。
トランジスタＴＲ１２のベースはノードＮ１２を介して入力端子１１に接続され、コレクタはノードＮ１６を介して接地されている。
さらに、トランジスタＴＲ１２のベースと入力端子１１とを接続するラインにはノードＮ１４を介してダイオードＤ１３のカソード側端子が接続される。ダイオードＤ１３のアノード側端子はノードＮ１３に接続される。
以上のように構成されるゲート駆動回路１の動作について説明する。
入力端子１１に制御パルス１０が入力されると、制御パルス１０がHighのとき、ダイオードＤ１２に順方向電圧が印加され、入力端子１１からダイオードＤ１２を経由してトランジスタＴＲ１１のベースに電流が流れる。一方、ダイオードＤ１１に対しても、入力端子１１に入力される制御パルス１０により順方向電圧が印加され、トランジスタＴＲ１１のコレクタには制御パルス１０が入力される。
これにより、トランジスタＴＲ１１においては、制御パルス１０がHighのときベース電流及びコレクタ電流が流れ、トランジスタＴＲ１１がオンとなる。また、トランジスタＴＲ１２はベースの電位がエミッタより高くなるため電流が流れず、オフとなる。これにより、トランジスタＴＲ１２のエミッタの電位が上がるため、ＦＥＴ１のゲートに、制御パルス１０に基づく制御信号が入力される。このため、ＦＥＴ１においては、ゲートに入力される制御信号により容量Ｃが充電され、さらにＦＥＴ１がオンに切り替わる。
入力端子１１に制御パルス１０が入力されると、制御パルス１０がHighのとき、ダイオードＤ１２に順方向電圧が印加され、入力端子１１からダイオードＤ１２を経由してトランジスタＴＲ１１のベースに電流が流れる。一方、ダイオードＤ１１に対しても、入力端子１１に入力される制御パルス１０により順方向電圧が印加され、トランジスタＴＲ１１のコレクタには制御パルス１０が入力される。
これにより、トランジスタＴＲ１１においては、制御パルス１０がHighのときベース電流及びコレクタ電流が流れ、トランジスタＴＲ１１がオンとなる。また、トランジスタＴＲ１２はベースの電位がエミッタより高くなるため電流が流れず、オフとなる。これにより、トランジスタＴＲ１２のエミッタの電位が上がるため、ＦＥＴ１のゲートに、制御パルス１０に基づく制御信号が入力される。このため、ＦＥＴ１においては、ゲートに入力される制御信号により容量Ｃが充電され、さらにＦＥＴ１がオンに切り替わる。
また、入力端子１１に制御パルス１０が入力され、制御パルス１０がHighの状態のときダイオードＤ１１に順方向電圧が印加されることにより、ダイオードＤ１１からコンデンサＣ１１に電流が流れ、コンデンサＣ１１が充電される。コンデンサＣ１１の充電電圧Ｖｃ11は、正の制御パルス１０の電圧をＶpp、ダイオードＤ１１の順方向電圧降下をＶd11ｆとすると、Ｖｃ11＝Ｖpp−Ｖｄ11ｆとなる。
なお、入力端子１１に制御パルス１０が入力された場合、ダイオードＤ１１の電圧降下（Ｖｄ11ｆ）により、トランジスタＴＲ１１のコレクタの電位がベースの電位よりも低くなることが考えられ、トランジスタＴＲ１１のベースからコレクタに電流が流れることが考えられる。しかしながら、ノードＮ１２とトランジスタＴＲ１１のベースとの間にダイオードＤ１２を挿入し、ダイオードＤ１２の順方向電圧によりトランジスタＴＲ１１のベースの電圧を降下させることによって、トランジスタＴＲ１１のベースからトランジスタＴＲ１１のコレクタに流れる電流を抑制する。
一方、入力端子１１に制御パルス１０が入力され、制御パルス１０がHighの状態のとき、トランジスタＴＲ１２は、ベースの電位がエミッタより高くなるので電流が流れず、オフ状態となる。
続いて、入力端子１１に入力される制御パルス１０がHighからLow（０ボルト）に切り替わると、ダイオードＤ１２からトランジスタＴＲ１１のベースに電流が流れなくなり、トランジスタＴＲ１１はオフに切り替わる。これにより、トランジスタＴＲ１１のエミッタにおいてＦＥＴ１のゲートに電圧が印加されなくなる。
一方、トランジスタＴＲ１２においては、ベースの電位がエミッタより低くなるので、エミッタ−ベース間及びエミッタ−コレクタ間に電流が流れ、トランジスタＴＲ１２がオンされる。ここでトランジスタＴＲ１２のコレクタは接地されているので、ＦＥＴ１のゲートの電位が下がり、ゲート駆動回路１がオフされる。また、ＦＥＴ１の容量Ｃに蓄積される電荷は、ＦＥＴ１のゲートからトランジスタＴＲ１２、ノードＮ１６を経由して速やかに放電される。なお、トランジスタＴＲ１２のベースは入力端子１１に接続されるため、その電位は十分に低く、容量Ｃは確実に放電される。
なお、ゲート駆動回路１においては、制御パルス１０がHighのときにトランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積される少数キャリアを消滅させるための電流路として、トランジスタＴＲ１１のベース、ノードＮ１３、ダイオードＤ１３、ノードＮ１４及び入力端子１１が存在する。この経路においては、制御パルス１０がHighのときにダイオードＤ１３は逆方向にバイアスされるため、制御パルス１０はトランジスタＴＲ１１のベースに伝達されない。
入力端子１１に制御パルス１０が入力され、LowからHighになると、上述したように、ダイオードＤ１２に順方向電圧が加わって、入力端子１１からダイオードＤ１２を経由してトランジスタＴＲ１１のベースに制御パルス１０が入力される。
ここで、先の制御パルス１０がHighのときトランジスタＴＲ１１がオンされるため、コンデンサＣ１１に充電された電荷を放電することができる。コンデンサＣ１１の放電により、トランジスタＴＲ１１にはコンデンサＣ１１の放電によるコレクタ電流が流れる。このため、トランジスタＴＲ１１においては、ベースに入力される制御パルス１０が大きく電流増幅され、ＦＥＴ１のゲートに入力される。
これにより、ＦＥＴ１に対して増幅された制御パルス１０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に充電するのに十分な電流が入力され、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にする。この結果、ＦＥＴ１が素早くオンに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち上がりが急峻になる。
ここで、先の制御パルス１０がHighのときトランジスタＴＲ１１がオンされるため、コンデンサＣ１１に充電された電荷を放電することができる。コンデンサＣ１１の放電により、トランジスタＴＲ１１にはコンデンサＣ１１の放電によるコレクタ電流が流れる。このため、トランジスタＴＲ１１においては、ベースに入力される制御パルス１０が大きく電流増幅され、ＦＥＴ１のゲートに入力される。
これにより、ＦＥＴ１に対して増幅された制御パルス１０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に充電するのに十分な電流が入力され、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にする。この結果、ＦＥＴ１が素早くオンに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち上がりが急峻になる。
以上のように、ゲート駆動回路１においては、制御パルス１０によりコンデンサＣ１１を充電し、その後に入力される制御パルス１０を、コンデンサＣ１１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、ゲート入力容量である容量Ｃを速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス１０がオフの状態で速やかに放電される。
これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来の有するターンオン時間特性に従ってＦＥＴ１をオン動作させることができる。
これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来の有するターンオン時間特性に従ってＦＥＴ１をオン動作させることができる。
図２は、従来のゲート駆動回路の動作を示す波形であり、図３はゲート駆動回路１の動作を示す波形であり、図４は、ゲート駆動回路１に外部電源を加えた場合の動作を示す波形である。図２〜図４の各波形は、いずれもＦＥＴのゲート電圧の波形を示す。
例えば、パワーＭＯＳＦＥＴの場合、ゲート入力容量（容量Ｃ）の具体的な容量は、数千ピコファラッド程度である。従って、ＦＥＴのゲートに制御信号を入力した場合、ＦＥＴのゲート入力容量を充電するために相当な時間を要するため、ＦＥＴのオン／オフ動作が制御信号に対して良好に追従しない。
例えば、図２に示す波形においては、電圧の立ち上がりがゆるやかになり、いわゆる「なまり」が生じている。これは、制御信号の電流がＦＥＴのゲート入力容量を充電するために消費されてしまったことを示している。
一方、本第１の実施の形態におけるゲート駆動回路１（図１）を適用した場合、図３に示すように、ＦＥＴ１から出力される電圧の波形は極めて良好に立ち上がり、ＦＥＴ１が良好に動作することを示している。これは、コンデンサＣ１１の放電によって制御パルス１０が増幅され、ＦＥＴ１のゲートに入力されたことによる。つまり、ＦＥＴ１のゲートに対して十分な電流が入力されるため、制御信号の一部が容量Ｃの充電に消費されたとしてもなお、ＦＥＴ１を速やかにオンに切り換えることに成功している。
従来は、図２に示したような「なまり」の発生を防止するため、外部電源を用いて制御信号を増幅してＦＥＴのゲートに入力していた。そこで、ゲート駆動回路１におけるコンデンサＣ１１に代えて外部電源Ｖｃｃを与えた場合の例を図４に示す。図４の例では、波形が非常に鋭く立ち上がっているが、これは外部電源によって制御信号が十分に増幅されているためである。なお、図４に示す波形は、図３に示す波形よりも鋭敏な立ち上がりを示しているが、実用上は、後述する図８に示すように大差がなく、効果は同様である。
図２〜図４に示したように、本第１の実施の形態におけるゲート駆動回路１は、外部電源を用いるゲート駆動回路と比較して、外部電源を省いた構成により同様の効果が得られる点において極めて有用である。
図２〜図４に示したように、本第１の実施の形態におけるゲート駆動回路１は、外部電源を用いるゲート駆動回路と比較して、外部電源を省いた構成により同様の効果が得られる点において極めて有用である。
図５〜図７は、上記のゲート駆動回路をスイッチング電源装置に実装した場合の、当該スイッチング電源装置におけるＦＥＴのゲート電圧の波形であり、図５は従来のゲート駆動回路を用いた例を示し、図６はゲート駆動回路１を用いた例を示し、図７はゲート駆動回路１に外部電源を加えたものを用いた例を示す。
図５に示す例においては、図２に示したようにＦＥＴに入力される制御信号の立ち上がりがなまってしまうため、従来のゲート駆動回路を用いてスイッチング電源装置を構成しても、ＦＥＴのゲート電圧の立ち上がりが鈍く、当該スイッチング電源装置は高周波特性が得られず、有用性に劣るものであった。
これに対し、図６に示す例では、本第１の実施の形態におけるゲート駆動回路１を用いてスイッチング電源装置を構成することにより、ＦＥＴ１のゲート電圧の波形は良好に立ち上がっており、ＦＥＴ１が制御信号に従って速やかに動作していることを示している。このスイッチング電源装置は高周波特性が良好であり、トランスＴ１を小型化することが可能であるなど、有用性に富むものである。また、図８を参照して後述するように、出力が増大しているので、より優れた有用性を有する。
図７に示す例では、図４を参照して説明したように、ゲート駆動回路１のコンデンサＣ１１に代えて外部電源Ｖｃｃを用い、ＦＥＴ１に入力される制御信号を十分に増幅している。これにより、ＦＥＴ１のゲート電圧の波形も非常に鋭く立ち上がっているが、実用上は、後述する図８に示すように大差がなく、効果は同様である。
図８は、図５〜図７にＦＥＴのゲート電圧の波形を示した各スイッチング電源装置の出力を測定した結果を示す図表である。なお、図８においては、従来のゲート駆動回路を用いたスイッチング電源装置（図５）を電源装置Ａとし、ゲート駆動回路１を用いたスイッチング電源装置（図６）を電源装置Ｂとし、ゲート駆動回路１に外部電源を付加して用いたスイッチング電源装置（図７）を電源装置Ｃとして示す。
図８の結果においては、電源装置Ｂが電源装置Ａに比べて有意に出力が高いと認められる。電源装置Ｂの出力は、電源装置Ｃとほぼ同様の高い出力である。
すなわち、ゲート駆動回路１を用いてスイッチング電源装置を構成した場合、外部電源を用いてＦＥＴへの制御信号を増幅した場合のような顕著な出力向上を、外部電源を用いることなく達成できる。
すなわち、ゲート駆動回路１を用いてスイッチング電源装置を構成した場合、外部電源を用いてＦＥＴへの制御信号を増幅した場合のような顕著な出力向上を、外部電源を用いることなく達成できる。
以上のように、本第１の実施の形態におけるゲート駆動回路１によれば、回路外部から電源供給を受けることなく、制御パルス１０を十分に増幅してＦＥＴ１のゲートに入力するので、ＦＥＴ１のゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を確実に動作させることができる。これにより、例えばゲート駆動回路１を用いてスイッチング電源装置を構成した場合には、有用性に富む電源装置を提供できる。
なお、上記第１の実施の形態における各回路素子の構成及び接続状態はあくまで一例であり、本発明の趣旨を損なわない範囲において適宜変更可能であり、例えば、ダイオードＤ１３の接続状態を変更することも可能である。以下、第２の実施の形態として一例を示す。
［第２の実施の形態］
図９は、本発明を適用した第２の実施の形態におけるゲート駆動回路２の構成を示す回路図である。なお、図９に示すゲート駆動回路２において、上記第１の実施の形態におけるゲート駆動回路１と同様に構成される各部については、図中に同符号を付して説明を省略する。
図９は、本発明を適用した第２の実施の形態におけるゲート駆動回路２の構成を示す回路図である。なお、図９に示すゲート駆動回路２において、上記第１の実施の形態におけるゲート駆動回路１と同様に構成される各部については、図中に同符号を付して説明を省略する。
図９に示すゲート駆動回路２においては、上記ゲート駆動回路１（図１）のダイオードＤ１３が省かれ、ノードＮ１３とノードＮ１４とが直接接続されている。さらに、ノードＮ１４と入力端子１１とを接続するライン上にダイオードＤ２１が設けられ、ダイオードＤ２１のアノード側端子がノードＮ１４に、カソード側端子がノードＮ１２を介して入力端子１１に接続されている。その他の構成はゲート駆動回路１と共通である。
ゲート駆動回路２においては、トランジスタＴＲ１２のベースがダイオードＤ２１を介して入力端子１１に接続されている。このため、入力端子１１に入力される制御パルス１０がHighからLowに切り替わった場合、トランジスタＴＲ１２のベースの電位が低下することにより、トランジスタＴＲ１２がオンされ、ＦＥＴ１の容量ＣがトランジスタＴＲ１２及びノードＮ１６を経由して放電される。
なお、ゲート駆動回路２においては、制御パルス１０がHighのときにトランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積された少数キャリアを、制御パルス１０がLowに転じたときに消滅させるための電流路として、トランジスタＴＲ１１のベースからダイオードＤ２１を介して入力端子１１に至る経路が存在する。制御パルス１０がHighのときにダイオードＤ２１は逆バイアスされるので、この経路を通して制御パルス１０がトランジスタＴＲ１１のベースに伝達されることはない。
上記した以外のゲート駆動回路２の動作については、上記第１の実施の形態におけるゲート駆動回路１と同様である。
従って、本第２の実施の形態におけるゲート駆動回路２においては、上記第１の実施の形態におけるゲート駆動回路１と同様に、制御パルス１０によりコンデンサＣ１１を充電し、その後に入力される制御パルス１０を、コンデンサＣ１１に充電された電荷の放電により増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対し、ゲート入力容量である容量Ｃに蓄積される電荷を速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス１０がLowの状態で速やかに放電される。これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速に動作させることができるという格別の効果が得られる。
従って、本第２の実施の形態におけるゲート駆動回路２においては、上記第１の実施の形態におけるゲート駆動回路１と同様に、制御パルス１０によりコンデンサＣ１１を充電し、その後に入力される制御パルス１０を、コンデンサＣ１１に充電された電荷の放電により増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対し、ゲート入力容量である容量Ｃに蓄積される電荷を速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス１０がLowの状態で速やかに放電される。これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速に動作させることができるという格別の効果が得られる。
なお、上記第１及び第２の実施の形態における各回路素子の構成及び接続状態はあくまで一例であり、本発明の趣旨を損なわない範囲において適宜変更可能であって、例えば、一部の回路素子を省いた構成とすることも可能である。以下、第３の実施の形態として一例を示す。
［第３の実施の形態］
図１０は、本発明を適用した第３の実施の形態におけるゲート駆動回路３の構成を示す回路図である。なお、図１０に示すゲート駆動回路３において、上記第１の実施の形態におけるゲート駆動回路１（図１）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１０は、本発明を適用した第３の実施の形態におけるゲート駆動回路３の構成を示す回路図である。なお、図１０に示すゲート駆動回路３において、上記第１の実施の形態におけるゲート駆動回路１（図１）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１０に示すゲート駆動回路３においては、上記ゲート駆動回路１のダイオードＤ１２，Ｄ１３が省かれた構成となっている。また、ゲート駆動回路１におけるダイオードＤ１１に代えて、ダイオードＤ２２を備える。ダイオードＤ２２は、ダイオードＤ１１と同様に、アノード側端子がノードＮ１２を介して入力端子１１に接続され、カソード側端子がノードＮ１１に接続される。ダイオードＤ２２は、一般的なダイオードに比べて電圧降下が小さい（好ましくは０．２乃至０．４ボルト）ものであり、例えばショットキーバリアダイオードが好適である。
ゲート駆動回路３におけるその他の構成はゲート駆動回路１と共通である。
ゲート駆動回路３におけるその他の構成はゲート駆動回路１と共通である。
ゲート駆動回路１，２（図１，図９）においては、入力端子１１に制御パルス１０が入力され、ダイオードＤ１１の電圧降下によってトランジスタＴＲ１１のコレクタの電位がベースの電位よりも低くなることによるトランジスタＴＲ１１のベースからコレクタへの電流の回り込みを防止するため、ダイオードＤ１２を備えていた。
ゲート駆動回路３においては、ダイオードＤ２２の電圧降下が小さいため、ダイオードＤ１２を省略しても、上記した電流の回り込みを防止できる。
すなわち、トランジスタＴＲ１１のベース−コレクタ間の電位差は、トランジスタＴＲ１１のベース−コレクタ間の電圧降下、及び、ダイオードＤ２２の電圧降下により決定される。ゲート駆動回路３においてはダイオードＤ２２の電圧降下が小さいため、トランジスタＴＲ１１のベース−コレクタ間の電位差が、電流の回り込みが生じない程度に抑えられる。このため、ダイオードＤ１２（図１，図９）を省いても動作上の問題は生じない。
ゲート駆動回路３においては、ダイオードＤ２２の電圧降下が小さいため、ダイオードＤ１２を省略しても、上記した電流の回り込みを防止できる。
すなわち、トランジスタＴＲ１１のベース−コレクタ間の電位差は、トランジスタＴＲ１１のベース−コレクタ間の電圧降下、及び、ダイオードＤ２２の電圧降下により決定される。ゲート駆動回路３においてはダイオードＤ２２の電圧降下が小さいため、トランジスタＴＲ１１のベース−コレクタ間の電位差が、電流の回り込みが生じない程度に抑えられる。このため、ダイオードＤ１２（図１，図９）を省いても動作上の問題は生じない。
さらに、ゲート駆動回路３においては、ダイオードＤ１２を省いた構成とすることにより、ゲート駆動回路１におけるダイオードＤ１３、或いはゲート駆動回路２におけるダイオードＤ２１に相当するダイオードを省くことができる。
ゲート駆動回路１においては、ダイオードＤ１２を設けたことにより、トランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積される少数キャリアを消滅させる電流路として、トランジスタＴＲ１１のベースを、ダイオードＤ１３を介して入力端子１１に接続していた。また、ゲート駆動回路２においては、トランジスタＴＲ１１のベースをダイオードＤ２１を介して入力端子１１に接続することにより、トランジスタＴＲ１１の少数キャリアを消滅させる電流路を確保していた。このため、ゲート駆動回路１，２においては、上記経路を介してトランジスタＴＲ１１のベースに電流が回り込まないよう、ダイオードＤ１３或いはダイオードＤ２１のように一方向性電流素子を必要としていた。
ゲート駆動回路３においては、ダイオードＤ１２を省くことによってトランジスタＴＲ１１のベースとトランジスタＴＲ１２のベースとがノードＮ１２を介して接続されることにより、上記の経路が確保されている。このため、ダイオードＤ１３，Ｄ２１に相当するダイオードを配設する必要がない。
ゲート駆動回路１においては、ダイオードＤ１２を設けたことにより、トランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積される少数キャリアを消滅させる電流路として、トランジスタＴＲ１１のベースを、ダイオードＤ１３を介して入力端子１１に接続していた。また、ゲート駆動回路２においては、トランジスタＴＲ１１のベースをダイオードＤ２１を介して入力端子１１に接続することにより、トランジスタＴＲ１１の少数キャリアを消滅させる電流路を確保していた。このため、ゲート駆動回路１，２においては、上記経路を介してトランジスタＴＲ１１のベースに電流が回り込まないよう、ダイオードＤ１３或いはダイオードＤ２１のように一方向性電流素子を必要としていた。
ゲート駆動回路３においては、ダイオードＤ１２を省くことによってトランジスタＴＲ１１のベースとトランジスタＴＲ１２のベースとがノードＮ１２を介して接続されることにより、上記の経路が確保されている。このため、ダイオードＤ１３，Ｄ２１に相当するダイオードを配設する必要がない。
このように、本第３の実施の形態におけるゲート駆動回路３によれば、上記第１及び第２の実施の形態におけるゲート駆動回路１，２と同様の効果が得られる上、よりシンプルな回路構成により実現可能であるという利点がある。
なお、上記第１〜第３の実施の形態において、ゲート駆動回路１，２，３の具体的構成について特に限定はなく、例えばＦＥＴ１に代えて通常のトランジスタを用いることも、ＩＧＢＴを用いることも可能であり、ゲート駆動回路１，２，３の一部または全部を等価回路により置換することも勿論可能であって、その他の細部構成についても適宜変更可能であることは勿論である。
例えば、上記第１〜第３の実施の形態において、トランジスタＴＲ１１，ＴＲ１２をバイポーラトランジスタとして説明したが、本発明はこれに限定されるものではなく、例えば、ＦＥＴを用いても良い。ここで、上記第１の実施の形態として説明したゲート駆動回路１において、トランジスタＴＲ１１，ＴＲ１２をＦＥＴに置き換えた場合を、第４の実施の形態として説明する。
［第４の実施の形態］
図１１は、本発明を適用した第４の実施の形態におけるゲート駆動回路４の概略構成を示す回路図である。図１１に示すように、ゲート駆動回路４は、図１に示すゲート駆動回路１におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた回路である。
ＦＥＴ１１はＮチャネル型のＦＥＴであって、ゲート駆動回路４においては、ＦＥＴ１１のドレインがノードＮ１１を介してコンデンサＣ１１に接続され、ＦＥＴ１１のソースがノードＮ１５を介してＦＥＴ１のゲートに接続され、ＦＥＴ１１のゲートがノードＮ１３を介してダイオードＤ１２のカソード側端子に接続されている。ダイオードＤ１２のアノード側端子はノードＮ１２を介して入力端子１１に接続されている。また、ダイオードＤ１１のアノード側端子がノードＮ１２を介して入力端子１１に接続され、ダイオードＤ１１のカソード側端子がノードＮ１１を介してコンデンサＣ１１に接続されている。
また、ＦＥＴ１２はＰチャネル型のＦＥＴであって、ＦＥＴ１２のゲートはノードＮ１４を介して入力端子１１に接続され、ソースはノードＮ１５を介してＦＥＴ１のゲートに接続され、ドレインはノードＮ１６を介して接地されている。また、ダイオードＤ１３のアノード側端子がノードＮ１３、カソード側端子がノードＮ１４に接続されている。
図１１は、本発明を適用した第４の実施の形態におけるゲート駆動回路４の概略構成を示す回路図である。図１１に示すように、ゲート駆動回路４は、図１に示すゲート駆動回路１におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた回路である。
ＦＥＴ１１はＮチャネル型のＦＥＴであって、ゲート駆動回路４においては、ＦＥＴ１１のドレインがノードＮ１１を介してコンデンサＣ１１に接続され、ＦＥＴ１１のソースがノードＮ１５を介してＦＥＴ１のゲートに接続され、ＦＥＴ１１のゲートがノードＮ１３を介してダイオードＤ１２のカソード側端子に接続されている。ダイオードＤ１２のアノード側端子はノードＮ１２を介して入力端子１１に接続されている。また、ダイオードＤ１１のアノード側端子がノードＮ１２を介して入力端子１１に接続され、ダイオードＤ１１のカソード側端子がノードＮ１１を介してコンデンサＣ１１に接続されている。
また、ＦＥＴ１２はＰチャネル型のＦＥＴであって、ＦＥＴ１２のゲートはノードＮ１４を介して入力端子１１に接続され、ソースはノードＮ１５を介してＦＥＴ１のゲートに接続され、ドレインはノードＮ１６を介して接地されている。また、ダイオードＤ１３のアノード側端子がノードＮ１３、カソード側端子がノードＮ１４に接続されている。
ゲート駆動回路４においては、ゲート駆動回路１と同様に、入力端子１１に入力される制御パルス１０がHighのときにＦＥＴ１１がオンになり、コンデンサＣ１１の放電による電流に基づいて制御パルス１０が増幅され、一方、ＦＥＴ１２のゲートの電位は高くなるため、ＦＥＴ１２はオフになる。この結果、ＦＥＴ１のゲートに電圧が印加される。また、制御パルス１０がLowのときにＦＥＴ１１がオフ、ＦＥＴ１２がオンとなって、ＦＥＴ１の容量Ｃに蓄積された電荷を、ＦＥＴ１２及びノードＮ１６を介して放電する。従って、図１１に示すゲート駆動回路４によれば、上記第１の実施の形態と同様の効果が得られる。
さらに、上記第２及び第３の実施の形態において、トランジスタＴＲ１１，ＴＲ１２に代えてＦＥＴ１１，１２を用いる構成とすることも可能であり、この場合も、上記第２及び第３の実施の形態と同様の効果が得られる。
なお、ゲート駆動回路により駆動されるトランジスタ（図１，９，１０，１１においてはＦＥＴ１）は、通常、パワーＭＯＳＦＥＴである。これに対し、図１１のゲート駆動回路４におけるＦＥＴ１１，１２は、いずれもパワーＭＯＳＦＥＴである必要は無く、ＦＥＴ１に比べて非常にゲート入力容量が小さいものを用いることができる。このため、ＦＥＴ１１，１２が有するゲート入力容量によるゲート駆動回路４の動作への影響は、無視できる程度である。
上記第１〜第４の実施の形態においては、実質的に正極の電圧のみのパルスからなる制御パルス１０を増幅し、ＦＥＴ１に対し制御信号として入力し、ＦＥＴ１の容量Ｃを高速に充電するのに十分な電流を入力して、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にしている。
一方、ＦＥＴ１の容量Ｃに充電された電荷は、制御パルス１０がLowの状態で、ＦＥＴ１のゲートからトランジスタＴＲ１２（ＦＥＴ１２）、ノードＮ１６を経由して速やかに放電させていた。ここで、制御パルス１０がHighからLowになったときに、ＦＥＴ１の充電された容量Ｃをより強力に放電させることができれば、ＦＥＴ１のゲート印加電圧の立ち下がり、換言すればＦＥＴ１のドレイン電流の立ち下がりをも急峻にすることが可能である。
一方、ＦＥＴ１の容量Ｃに充電された電荷は、制御パルス１０がLowの状態で、ＦＥＴ１のゲートからトランジスタＴＲ１２（ＦＥＴ１２）、ノードＮ１６を経由して速やかに放電させていた。ここで、制御パルス１０がHighからLowになったときに、ＦＥＴ１の充電された容量Ｃをより強力に放電させることができれば、ＦＥＴ１のゲート印加電圧の立ち下がり、換言すればＦＥＴ１のドレイン電流の立ち下がりをも急峻にすることが可能である。
そこで、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にすることに加えて、ＦＥＴ１のゲート印加電圧の立ち下がりを急峻にし、ＦＥＴ１が本来有するターンオフ時間特性に従ってＦＥＴ１を高速にオフ動作させることを目的として、ゲート駆動回路を構成した例を、以下、第５〜第８の実施の形態として説明する。
［第５の実施の形態］
図１２は、本発明を適用した第５の実施の形態におけるゲート駆動回路５の構成を示す回路図である。なお、図１２に示すゲート駆動回路５において、上記第１の実施の形態におけるゲート駆動回路１と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１２は、本発明を適用した第５の実施の形態におけるゲート駆動回路５の構成を示す回路図である。なお、図１２に示すゲート駆動回路５において、上記第１の実施の形態におけるゲート駆動回路１と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１２に示すゲート駆動回路５においては、上記ゲート駆動回路１（図１）にダイオードＤ３１、及びコンデンサＣ３１が付加されて構成されている。すなわち、ノードＮ１２とノードＮ１４とを接続するライン上にノードＮ３１が配設され、ダイオードＤ３１のカソード側端子が接続される。ゲート駆動回路１においてノードＮ１６を介してＦＥＴ１のソースに接続されていたトランジスタＴＲ１２のコレクタは、ゲート駆動回路５においてノードＮ３２を介してダイオードＤ３１のアノード側端子に接続されている。さらに、ゲート駆動回路５において、ダイオードＤ３１のアノード側端子およびトランジスタＴＲ１２のコレクタには、ノードＮ３２を介してコンデンサＣ３１の一端が接続され、コンデンサＣ３１の他端は接地されている。ダイオードＤ３１とコンデンサＣ３１とは、トランジスタＴＲ１２を駆動する電源部を構成している。
なお、ダイオードＤ３１は、一般的なダイオードに比べて電圧降下が小さい（好ましくは０．２乃至０．４ボルト）ダイオード、例えばショットキーバリアダイオードを用い、トランジスタＴＲ１２のベース−コレクタ間電流が流れないようにすることが好ましいが、必ずしもそうである必要はない。
その他の構成はゲート駆動回路１と共通である。
なお、ダイオードＤ３１は、一般的なダイオードに比べて電圧降下が小さい（好ましくは０．２乃至０．４ボルト）ダイオード、例えばショットキーバリアダイオードを用い、トランジスタＴＲ１２のベース−コレクタ間電流が流れないようにすることが好ましいが、必ずしもそうである必要はない。
その他の構成はゲート駆動回路１と共通である。
ゲート駆動回路５においては、入力端子１１に制御パルス２０が入力されるが、この制御パルス２０は、ゲート駆動回路１において入力される制御パルス１０と異なり、図中に示すとおりの電圧極性が交互に反転するパルスである。
以上のように構成されるゲート駆動回路５において、入力端子１１に極性が正の制御パルス２０が入力されると、ダイオードＤ１２に順方向電圧が印加され、入力端子１１からダイオードＤ１２を経由してトランジスタＴＲ１１のベースに電流が流れる。一方、ダイオードＤ１１に対しても、入力端子１１に入力される極性が正の制御パルス２０により順方向電圧が印加され、トランジスタＴＲ１１のコレクタには制御パルス２０が入力される。これにより、トランジスタＴＲ１１においては、極性が正の制御パルス２０が入力されるときにベース電流及びコレクタ電流が流れ、トランジスタＴＲ１１がオンとなる。
一方、入力端子１１に極性が正の制御パルス２０が入力されると、ダイオードＤ３１に逆方向電圧が印加されるため、入力端子１１からダイオードＤ３１を経由してコンデンサに至る経路に電流が流れることはない。また、入力端子１１に極性が正の制御パルス２０が入力されるときは、ゲート駆動回路１における制御パルス１０がHighのときの動作と同様に、トランジスタＴＲ１２はベースの電位がエミッタより高くなるため電流が流れず、オフ状態となる。
これにより、トランジスタＴＲ１２のエミッタの電位が上がるため、ＦＥＴ１のゲートに、制御パルス２０に基づく極性が正の制御信号が入力される。このため、ＦＥＴ１においては、ゲートに入力される極性が正の制御信号により容量Ｃが充電され、さらにＦＥＴ１がオンに切り替わる。
これにより、トランジスタＴＲ１２のエミッタの電位が上がるため、ＦＥＴ１のゲートに、制御パルス２０に基づく極性が正の制御信号が入力される。このため、ＦＥＴ１においては、ゲートに入力される極性が正の制御信号により容量Ｃが充電され、さらにＦＥＴ１がオンに切り替わる。
なお、入力端子１１に極性が正の制御パルス２０が入力され、ダイオードＤ１１に順方向電圧が印加されることにより、ダイオードＤ１１からコンデンサＣ１１に電流が流れ、コンデンサＣ１１が充電される。また、ノードＮ１２とトランジスタＴＲ１１のベースとの間にダイオードＤ１２を挿入し、ダイオードＤ１２の順方向電圧によりトランジスタＴＲ１１のベースの電圧を降下させることによって、トランジスタＴＲ１１のベースからトランジスタＴＲ１１のコレクタに流れる電流を抑制している。これらの動作は、ゲート駆動回路１における制御パルス１０がHighのときの動作と同様である。
なお、ゲート駆動回路５においても、入力端子１１に極性が正の制御パルス２０が入力されるときにトランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積される少数キャリアを、制御パルス２０の極性が負に転じたときに消滅させるための電流路として、トランジスタＴＲ１１のベース、ノードＮ１３、ダイオードＤ１３、ノードＮ１４及び入力端子１１が存在する。
続いて、入力端子１１に入力される制御パルス２０の極性が反転し極性が負の制御パルスに切り替わると、ダイオードＤ１２に逆方向電圧が印加され、ダイオードＤ１２からトランジスタＴＲ１１のベースに電流が流れなくなり、トランジスタＴＲ１１はオフに切り替わる。これにより、トランジスタＴＲ１１のエミッタにおいてＦＥＴ１のゲートに電圧が印加されなくなる。
一方、トランジスタＴＲ１２においては、極性が負の制御パルス２０が入力端子１１に入力されると、ベースの電位がエミッタより低くなるので、トランジスタＴＲ１２がオンされ、トランジスタＴＲ１２のエミッタからコレクタに電流が流れる。さらに、制御パルス２０の負極性電位と、後述するコンデンサＣ３１のノードＮ３２側の負極性電位とにより、トランジスタＴＲ１２のコレクタ電位が負の極性に引き込まれるので、ＦＥＴ１のゲートの電位は負の極性まで下げられる。このため、ＦＥＴ１は急峻にオフされる。また、入力端子１１に入力される極性が負の制御パルス２０によって、ＦＥＴ１の容量Ｃに蓄積される電荷を放電し、かつ、蓄積されていた電荷の極性とは逆極性に容量Ｃを再充電する。このため、ＦＥＴ１のドレイン−ソース間の電流が直ちに遮断される。また、ＦＥＴ１の容量Ｃに蓄積される電荷は、後述するようにトランジスタＴＲ１２のエミッタ−コレクタ間に十分な電流が流れるため、ＦＥＴ１のゲートからトランジスタＴＲ１２、ノードＮ３２、コンデンサＣ３１を経由して確実にかつ高速に放電される。
ダイオードＤ３１に対しては、入力端子１１に入力される極性が負の制御パルス２０により順方向電圧が印加され、コンデンサＣ３１からダイオードＤ３１、入力端子１１の経路に電流が流れ、コンデンサＣ３１が充電される。このときコンデンサＣ３１には、接地側を正、ノード３２側を負とする電荷が充電される。コンデンサＣ３１の充電電圧Ｖｃ31は、極性が負の制御パルス２０の電圧をＶpn、ダイオードＤ３１の順方向電圧降下をＶd31ｆとすると、Ｖｃ31＝−（|Ｖpn|−Ｖｄ31ｆ）となり、接地電位を基準としてコンデンサＣ３１のノードＮ３２側の電位をみると、ＶpnからＶd31ｆを減じた負電位である。
先の制御パルス２０の極性が負のときトランジスタＴＲ１２がオンされるため、コンデンサＣ３１に充電された電荷を放電することができる。コンデンサＣ３１の放電により、トランジスタＴＲ１２にはコンデンサＣ３１の放電によるエミッタ−コレクタ間の電流が流れる。このため、トランジスタＴＲ１２においては、ベースに入力される極性が負の制御パルス２０が大きく電流増幅され、ＦＥＴ１のゲートに入力される。
これにより、ＦＥＴ１に対して増幅された極性が負の制御パルス２０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に放電するのに十分な電流が流れ、ＦＥＴ１のゲート印加電圧の立ち下がりを急峻にする。この結果、ＦＥＴ１が素早くオフに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち下がりが急峻になる。
これにより、ＦＥＴ１に対して増幅された極性が負の制御パルス２０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に放電するのに十分な電流が流れ、ＦＥＴ１のゲート印加電圧の立ち下がりを急峻にする。この結果、ＦＥＴ１が素早くオフに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち下がりが急峻になる。
さらに、入力端子１１に入力される制御パルス２０の極性が反転し負から正にすると、上述したように、ダイオードＤ１２に順方向電圧が加わって、入力端子１１からダイオードＤ１２を経由してトランジスタＴＲ１１のベースに、極性が正の制御パルス２０が入力される。
ここで、先の制御パルス２０の極性が正のときトランジスタＴＲ１１がオンされるため、コンデンサＣ１１に充電された電荷を放電することができる。コンデンサＣ１１の放電により、トランジスタＴＲ１１にはコンデンサＣ１１の放電によるコレクタ電流が流れる。このため、トランジスタＴＲ１１においては、ベースに入力される極性が正の制御パルス２０が大きく電流増幅され、ＦＥＴ１のゲートに入力される。
これにより、ＦＥＴ１に対して、増幅された極性が正の制御パルス２０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に充電するのに十分な電流が入力され、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にする。この結果、ＦＥＴ１が素早くオンに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち上がりが急峻になる。
ここで、先の制御パルス２０の極性が正のときトランジスタＴＲ１１がオンされるため、コンデンサＣ１１に充電された電荷を放電することができる。コンデンサＣ１１の放電により、トランジスタＴＲ１１にはコンデンサＣ１１の放電によるコレクタ電流が流れる。このため、トランジスタＴＲ１１においては、ベースに入力される極性が正の制御パルス２０が大きく電流増幅され、ＦＥＴ１のゲートに入力される。
これにより、ＦＥＴ１に対して、増幅された極性が正の制御パルス２０が制御信号として入力されるので、ＦＥＴ１の容量Ｃを高速に充電するのに十分な電流が入力され、ＦＥＴ１のゲート印加電圧の立ち上がりを急峻にする。この結果、ＦＥＴ１が素早くオンに切り替わる。換言すれば、ＦＥＴ１のドレイン電流の立ち上がりが急峻になる。
以上のように、ゲート駆動回路５においては、極性が正の制御パルス２０によりコンデンサＣ１１を充電し、その後に入力される極性が正の制御パルス２０を、コンデンサＣ１１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、ゲート入力容量である容量Ｃを速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電される。さらに、ゲート駆動回路５においては、極性が負の制御パルス２０によりコンデンサＣ３１を充電し、その後に入力される極性が負の制御パルス２０を、コンデンサＣ３１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、容量Ｃを速やかに放電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電される。
従って、本第５の実施の形態におけるゲート駆動回路５においては、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来有するターンオン時間およびターンオフ時間の両方の特性に従って、ＦＥＴ１をオン／オフ動作させることができるという格別の効果が得られる。
従って、本第５の実施の形態におけるゲート駆動回路５においては、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来有するターンオン時間およびターンオフ時間の両方の特性に従って、ＦＥＴ１をオン／オフ動作させることができるという格別の効果が得られる。
第１の実施の形態におけるゲート駆動回路１に、ダイオードＤ３１、及びコンデンサＣ３１を付加して構成した上記第５の実施の形態もまた、あくまで一例であって、本発明の趣旨を損なわない範囲において適宜変更可能である。例えば、上記第５の実施の形態における変更と同様の変更を、第２、第３の実施の形態におけるゲート駆動回路２，３に加えた例を、第６、第７の実施の形態として示す。
［第６の実施の形態］
図１３は、本発明を適用した第６の実施の形態におけるゲート駆動回路６の構成を示す回路図である。なお、図１３に示すゲート駆動回路６において、上記第１の実施の形態におけるゲート駆動回路１（図１）、第５の実施の形態におけるゲート駆動回路５（図１２）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１３は、本発明を適用した第６の実施の形態におけるゲート駆動回路６の構成を示す回路図である。なお、図１３に示すゲート駆動回路６において、上記第１の実施の形態におけるゲート駆動回路１（図１）、第５の実施の形態におけるゲート駆動回路５（図１２）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１３に示すゲート駆動回路６においては、上記ゲート駆動回路５（図１２）のダイオードＤ１３が省かれ、ノードＮ１３とノードＮ１４とが直接接続されている。さらに、ノードＮ１４とノードＮ３１との間にダイオードＤ２１が設けられ、ダイオードＤ２１のアノード側端子がノードＮ１４に、カソード側端子がノードＮ３１を介して入力端子１１およびダイオードＤ３１のカソードに接続されている。その他の構成はゲート駆動回路５と共通である。
ゲート駆動回路６においては、トランジスタＴＲ１２のベースがダイオードＤ２１を介して入力端子１１に接続されている。このため、入力端子１１に入力される制御パルス２０の極性が反転し正から負に切り替わった場合、ダイオードＤ２１に順方向電圧が印加され導通状態とされるとともに、トランジスタＴＲ１２のベースの電位がエミッタより低くなることにより、トランジスタＴＲ１２がオンされ、トランジスタＴＲ１２のエミッタからコレクタに電流が流れる。さらに、制御パルス２０の負極性電位と、前述のコンデンサＣ３１のノードＮ３２側の負極性電位とにより、トランジスタＴＲ１２のコレクタ電位が負の極性に引き込まれるので、ＦＥＴ１のゲートの電位は負の極性まで下げられる。このため、ＦＥＴ１は急峻にオフされる。また、入力端子１１に入力される極性が負の制御パルス２０によって、ＦＥＴ１の容量Ｃに蓄積される電荷を放電し、かつ、蓄積されていた電荷の極性とは逆極性に容量Ｃを再充電する。このため、ＦＥＴ１のドレイン−ソース間の電流が直ちに遮断される。また、既に第５の実施の形態の説明において述べたように、ＦＥＴ１の容量Ｃに蓄積される電荷は、トランジスタＴＲ１２のエミッタ−コレクタ間に十分な電流が流れるため、ＦＥＴ１のゲートからトランジスタＴＲ１２、ノードＮ３２、コンデンサＣ３１を経由して確実にかつ高速に放電される。
入力端子１１に極性が負の制御パルス２０が入力された場合、ダイオードＤ３１の電圧降下（Ｖｄ31ｆ）により、トランジスタＴＲ１２のベースの電位がコレクタの電位よりも低くなることが考えられ、トランジスタＴＲ１２のコレクタからベースに電流が流れることが考えられる。しかしながら、ゲート駆動回路６においては、ノードＮ３１とトランジスタＴＲ１２のベースとの間にダイオードＤ２１を挿入し、ダイオードＤ２１の順方向電圧によりトランジスタＴＲ１２のベースの電圧を上昇させることによって、トランジスタＴＲ１２のコレクタからトランジスタＴＲ１２のベースに流れる電流を抑制している。
ゲート駆動回路６においては、ノードＮ１３とノードＮ１４とが直接接続されている。従って、制御パルス２０の極性が正のときにトランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積された少数キャリアを、制御パルス２０の極性が負に転じたときに消滅させるための電流路として、トランジスタＴＲ１１のベースからダイオードＤ２１を介して入力端子１１に至る経路が存在する。この点は、第２の実施の形態におけるゲート駆動回路２と同様である。
上記した以外のゲート駆動回路６の動作については、上記第５の実施の形態におけるゲート駆動回路５と同様である。
従って、本第６の実施の形態におけるゲート駆動回路６においては、極性が正の制御パルス２０によりコンデンサＣ１１を充電し、その後に入力される極性が正の制御パルス２０を、コンデンサＣ１１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、ゲート入力容量である容量Ｃを速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電される。さらに、ゲート駆動回路６においては、極性が負の制御パルス２０によりコンデンサＣ３１を充電し、その後に入力される極性が負の制御パルス２０を、コンデンサＣ３１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、容量Ｃを速やかに放電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電され、かつ、逆極性に充電される。これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来有するターンオン時間およびターンオフ時間の両方の特性に従って、ＦＥＴ１をオン／オフ動作させることができるという格別の効果が得られる。
従って、本第６の実施の形態におけるゲート駆動回路６においては、極性が正の制御パルス２０によりコンデンサＣ１１を充電し、その後に入力される極性が正の制御パルス２０を、コンデンサＣ１１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、ゲート入力容量である容量Ｃを速やかに充電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電される。さらに、ゲート駆動回路６においては、極性が負の制御パルス２０によりコンデンサＣ３１を充電し、その後に入力される極性が負の制御パルス２０を、コンデンサＣ３１に充電されたエネルギーにより増幅してＦＥＴ１に入力するので、ＦＥＴ１のゲートに対しては、容量Ｃを速やかに放電できるだけの制御信号が入力される。また、容量Ｃは、制御パルス２０が負の極性の状態で速やかに放電され、かつ、逆極性に充電される。これにより、ＦＥＴ１におけるゲート入力容量の影響を補償ないし極小化し、ＦＥＴ１を高速にオン／オフさせることができる。特に、ＦＥＴ１が本来有するターンオン時間およびターンオフ時間の両方の特性に従って、ＦＥＴ１をオン／オフ動作させることができるという格別の効果が得られる。
［第７の実施の形態］
図１４は、本発明を適用した第７の実施の形態におけるゲート駆動回路７の構成を示す回路図である。なお、図１４に示すゲート駆動回路７において、上記第１の実施の形態におけるゲート駆動回路１（図１）、第５の実施の形態におけるゲート駆動回路５（図１２）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１４は、本発明を適用した第７の実施の形態におけるゲート駆動回路７の構成を示す回路図である。なお、図１４に示すゲート駆動回路７において、上記第１の実施の形態におけるゲート駆動回路１（図１）、第５の実施の形態におけるゲート駆動回路５（図１２）と同様に構成される各部については、図中に同符号を付して説明を省略する。
図１４に示すゲート駆動回路７においては、上記ゲート駆動回路５のダイオードＤ１２，Ｄ１３が省かれた構成となっている。また、ゲート駆動回路５におけるダイオードＤ１１，Ｄ３１に代えて、ダイオードＤ２２，Ｄ４２を備える。ダイオードＤ２２，Ｄ４２は、一般的なダイオードに比べて電圧降下が小さい（好ましくは０．２乃至０．４ボルト）ダイオードであり、例えばショットキーバリアダイオードが好適である。
ゲート駆動回路７におけるその他の構成はゲート駆動回路５と共通である。
ゲート駆動回路７におけるその他の構成はゲート駆動回路５と共通である。
ゲート駆動回路６（図１３）においては、入力端子１１に極性の負の制御パルス２０が入力され、ダイオードＤ２１の電圧降下によってトランジスタＴＲ１１のベースの電位がコレクタの電位よりも低くなることによるトランジスタＴＲ１１のコレクタからベースへの電流の回り込みを防止するため、ダイオードＤ２１を備えていた。
ゲート駆動回路７においては、ダイオードＤ４２の電圧降下が小さいため、ダイオードＤ２１を省略しても、上記した電流の回り込みを防止できる。
すなわち、トランジスタＴＲ１２のベース−コレクタ間の電位差は、トランジスタＴＲ１１のコレクタ−ベース間の電圧降下、及び、ダイオードＤ４２の電圧降下により決定される。ゲート駆動回路７においてはダイオードＤ４２の電圧降下が小さいため、トランジスタＴＲ１２のコレクタ−ベース間の電位差が、電流の回り込みが生じない程度に抑えられる。このため、ダイオードＤ２１（図１３）を省いても動作上の問題は生じない。
ゲート駆動回路７においては、ダイオードＤ４２の電圧降下が小さいため、ダイオードＤ２１を省略しても、上記した電流の回り込みを防止できる。
すなわち、トランジスタＴＲ１２のベース−コレクタ間の電位差は、トランジスタＴＲ１１のコレクタ−ベース間の電圧降下、及び、ダイオードＤ４２の電圧降下により決定される。ゲート駆動回路７においてはダイオードＤ４２の電圧降下が小さいため、トランジスタＴＲ１２のコレクタ−ベース間の電位差が、電流の回り込みが生じない程度に抑えられる。このため、ダイオードＤ２１（図１３）を省いても動作上の問題は生じない。
なお、ゲート駆動回路７においては、ダイオードＤ１２を省くことによってトランジスタＴＲ１１のベースとトランジスタＴＲ１２のベースとがノードＮ１２、ノードＮ３１を介して接続されることにより、トランジスタＴＲ１１のベース−エミッタ間、ベース−コレクタ間に蓄積される少数キャリアを消滅させる電流路が確保されている。このため、第３の実施の形態におけるゲート駆動回路３（図１０）と同様に、ダイオードＤ１３，Ｄ２１（図１２、図１３）に相当するダイオードを設ける必要がない。
このように、本第７の実施の形態におけるゲート駆動回路７によれば、上記第５及び第６の実施の形態におけるゲート駆動回路５，６と同様の効果が得られる上、よりシンプルな回路構成により実現可能であるという利点がある。
上記第５〜第７の実施の形態において、トランジスタＴＲ１１，ＴＲ１２をバイポーラトランジスタとして説明したが、本発明はこれに限定されるものではなく、例えば、ＦＥＴを用いても良い。ここで、上記第６の実施の形態として説明したゲート駆動回路６（図１３）において、トランジスタＴＲ１１，ＴＲ１２をＦＥＴに置き換えた場合を、第８の実施の形態として説明する。
［第８の実施の形態］
図１５は、本発明を適用した第８の実施の形態におけるゲート駆動回路８の概略構成を示す回路図である。図１５に示すように、ゲート駆動回路８は、図１３に示すゲート駆動回路６におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた回路である。
なお、ＦＥＴ１１はＮチャネル型のＦＥＴであって、ゲート駆動回路８においては、ＦＥＴ１１のドレインがノードＮ１１を介してコンデンサＣ１１に接続され、ＦＥＴ１１のソースがノードＮ１５を介してＦＥＴ１のゲートに接続され、ＦＥＴ１１のゲートがノードＮ１３を介してダイオードＤ１２のカソード側端子に接続されている。
また、ＦＥＴ１２はＰチャネル型のＦＥＴであって、ＦＥＴ１２のドレインはノードＮ３２を介してコンデンサＣ３１に接続され、ソースはノードＮ１５を介してＦＥＴ１のゲートに接続され、ゲートはノードＮ１４を介してダイオードＤ２１のアノード側端子に接続されている。
ゲート駆動回路８における他の構成はゲート駆動回路６と共通である。
なお、図１５のゲート駆動回路８におけるＦＥＴ１１，１２は、いずれもパワーＭＯＳＦＥＴである必要は無く、ＦＥＴ１に比べて非常にゲート入力容量が小さいものを用いることができる。
図１５は、本発明を適用した第８の実施の形態におけるゲート駆動回路８の概略構成を示す回路図である。図１５に示すように、ゲート駆動回路８は、図１３に示すゲート駆動回路６におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた回路である。
なお、ＦＥＴ１１はＮチャネル型のＦＥＴであって、ゲート駆動回路８においては、ＦＥＴ１１のドレインがノードＮ１１を介してコンデンサＣ１１に接続され、ＦＥＴ１１のソースがノードＮ１５を介してＦＥＴ１のゲートに接続され、ＦＥＴ１１のゲートがノードＮ１３を介してダイオードＤ１２のカソード側端子に接続されている。
また、ＦＥＴ１２はＰチャネル型のＦＥＴであって、ＦＥＴ１２のドレインはノードＮ３２を介してコンデンサＣ３１に接続され、ソースはノードＮ１５を介してＦＥＴ１のゲートに接続され、ゲートはノードＮ１４を介してダイオードＤ２１のアノード側端子に接続されている。
ゲート駆動回路８における他の構成はゲート駆動回路６と共通である。
なお、図１５のゲート駆動回路８におけるＦＥＴ１１，１２は、いずれもパワーＭＯＳＦＥＴである必要は無く、ＦＥＴ１に比べて非常にゲート入力容量が小さいものを用いることができる。
図１５に示すゲート駆動回路８によれば、上記第６の実施の形態のデート駆動回路６（図１３）におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた点を除き、上記第６の実施の形態と共通の構成を有するものであるので、当該第６の実施の形態と同様の効果が得られる。このことは、上記第１の実施の形態のゲート駆動回路１（図１）におけるトランジスタＴＲ１１，ＴＲ１２を、それぞれＦＥＴ１１，１２に置き換えた、上記第４の実施の形態のゲート駆動回路４（図１１）の動作説明に照らして自明であるので、ここでの詳しい説明を省略する。
また、上記第５及び第７の実施の形態において、トランジスタＴＲ１１，ＴＲ１２に代えてＦＥＴ１１，１２を用いる構成とすることも可能であり、この場合も、上記第５及び第７の実施の形態と同様の効果が得られることはいうまでもない。
上記第１〜第８の実施の形態におけるゲート駆動回路１〜８の構成を、電流の流れる向きが逆向きになるように変形することも可能である。
例えば、ゲート駆動回路１，２，３（図１、図９、図１０）においては、トランジスタＴＲ１１をＮＰＮ型のバイポーラトランジスタとし、トランジスタＴＲ１２をＰＮＰ型のバイポーラトランジスタとして説明したが、これらトランジスタの構成を逆にして、トランジスタＴＲ１１をＰＮＰ型のバイポーラトランジスタとし、トランジスタＴＲ１２をＮＰＮ型のバイポーラトランジスタとする。さらに、ＦＥＴ１をＰチャネル型のＦＥＴとし、かつドレインとソースが逆になるように配設する。また、ダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ２１を、アノード側端子とカソード側端子が全て逆になるよう配設する。
このように構成したゲート駆動回路においては、入力端子１１に実質的に負の電圧のみのパルスを入力することにより、負パルスがオン（Low）のときにＦＥＴ１がオンになってトランスＴ１のコイルＬ１１に電流が流れ、回路の各部においてゲート駆動回路１，２，３とは逆向きの電流が流れることになる。この場合、電流の流れる向きが逆であるだけで、ゲート駆動回路１，２，３と同様の効果を得ることができる。
このように構成したゲート駆動回路においては、入力端子１１に実質的に負の電圧のみのパルスを入力することにより、負パルスがオン（Low）のときにＦＥＴ１がオンになってトランスＴ１のコイルＬ１１に電流が流れ、回路の各部においてゲート駆動回路１，２，３とは逆向きの電流が流れることになる。この場合、電流の流れる向きが逆であるだけで、ゲート駆動回路１，２，３と同様の効果を得ることができる。
また、例えばゲート駆動回路４（図１１）においては、ＦＥＴ１１をＮチャネル型のＦＥＴとし、ＦＥＴ１２をＰチャネル型のＦＥＴとして説明したが、これらＦＥＴの構成を逆にして、ＦＥＴ１１をＰチャネル型のＦＥＴとし、ＦＥＴ１２をＮチャネル型のＦＥＴとする。さらに、ＦＥＴ１をＰチャネル型のＦＥＴとし、かつドレインとソースが逆になるように配設する。また、ダイオードＤ１１，Ｄ１２，Ｄ１３を、アノード側端子とカソード側端子が全て逆になるよう配設する。
このように構成したゲート駆動回路においては、入力端子１１に実質的に負の電圧のみのパルスを入力することにより、負パルスがオン（Low）のときにＦＥＴ１がオンになってトランスＴ１のコイルＬ１１に電流が流れ、回路の各部においてゲート駆動回路４とは逆向きの電流が流れることになる。この場合、電流の流れる向きが逆であるだけで、ゲート駆動回路４と同様の効果を得ることができる。
このように構成したゲート駆動回路においては、入力端子１１に実質的に負の電圧のみのパルスを入力することにより、負パルスがオン（Low）のときにＦＥＴ１がオンになってトランスＴ１のコイルＬ１１に電流が流れ、回路の各部においてゲート駆動回路４とは逆向きの電流が流れることになる。この場合、電流の流れる向きが逆であるだけで、ゲート駆動回路４と同様の効果を得ることができる。
一方、例えば、ゲート駆動回路５，６，７（図１２、図１３、図１４）においては、上記したゲート駆動回路１，２，３の変更に加えて、ダイオードＤ３１，Ｄ４２を、アノード側端子とカソード側端子が逆になるよう配設すればよい。
また、例えばゲート駆動回路８（図１５）においては、ＦＥＴ１１をＮチャネル型のＦＥＴとし、ＦＥＴ１２をＰチャネル型のＦＥＴとして説明したが、これらＦＥＴの構成を逆にして、ＦＥＴ１１をＰチャネル型のＦＥＴとし、ＦＥＴ１２をＮチャネル型のＦＥＴとする。さらに、ＦＥＴ１をＰチャネル型のＦＥＴとする。また、ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ３１を、アノード側端子とカソード側端子が全て逆になるよう配設すればよい。
上述した第１〜第８の実施の形態の説明から明らかなように、本発明のスイッチング手段駆動回路は、電源部のうちの充電部（通常はコンデンサ等のキャパシタ）を除き、ダイオード（ｐｎ接合ダイオード、ショットキーバリアダイオード）、トランジスタ（ＦＥＴ、バイポーラトランジスタ）等の半導体素子で構成することができるため、スイッチング手段駆動回路により駆動されるスイッチング手段（通常はパワーＭＯＳＦＥＴ）と組合せたスイッチング回路として、単一の基板上に形成することも可能である。すなわち、電源部のうちの充電部を接続するための接続端を有するスイッチング手段駆動回路と、スイッチング手段とを、同一半導体基板上に集積して、例えばモノリシックＩＣ化する。そして、モノリシックＩＣ化したスイッチング回路に、充電部に相当するコンデンサを外付けすれば良い。これにより、小型で高性能なスイッチング回路を、低コストで製造できる利点がある。
なお、上記したスイッチング回路では、モノリシックＩＣ化したスイッチング回路に充電部を外付けする例を説明したが、これはあくまで一例であって、本発明はこれに限定されるものではなく、当該充電部を含むスイッチング手段駆動回路全体と、スイッチング手段とを、同一半導体基板上に集積して、スイッチング回路を構成しても良いのは勿論である。
なお、上記したスイッチング回路では、モノリシックＩＣ化したスイッチング回路に充電部を外付けする例を説明したが、これはあくまで一例であって、本発明はこれに限定されるものではなく、当該充電部を含むスイッチング手段駆動回路全体と、スイッチング手段とを、同一半導体基板上に集積して、スイッチング回路を構成しても良いのは勿論である。
以上のように、上述した第１〜第８の実施の形態は、あくまで本発明を適用した場合の一例を示すものであって、本発明の趣旨を逸脱しない範囲において種々の変更を施すことは勿論可能であり、上記第１〜第８の実施の形態についての記載は本発明の範囲を限定するものではない。
本発明のスイッチング手段駆動回路は、ＦＥＴ等の各種のスイッチング手段を動作させる全ての回路及び当該回路を搭載する機器に適用可能であり、例えば、電源回路（例えば、スイッチング電源回路）等に好適に利用できる。
１，２，３，４，５，６，７，８ ゲート駆動回路
１０，２０ 制御パルス
１１ 入力端子
１０，２０ 制御パルス
１１ 入力端子
Claims (11)
- スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、
該スイッチング手段駆動部を駆動する電源部と、
を具備し、
前記電源部は、
前記スイッチング手段をオン／オフ駆動するために前記スイッチング手段駆動部に入力される入力信号を充電する充電部を備え、該充電部が前記スイッチング手段駆動部を駆動するための電力を供給し、
前記スイッチング手段駆動部は、
前記入力信号を増幅し、前記スイッチング手段が有する第１の制御端に印加して前記スイッチング手段をオンに駆動する第１の駆動手段と、
前記入力信号の極性が反転されたとき該極性反転された入力信号を増幅し、前記第１の制御端に印加して前記スイッチング手段をオフに駆動する第２の駆動手段と、
を有すること、
を特徴とするスイッチング手段駆動回路。 - 前記第１の駆動手段は、前記スイッチング手段をオン駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、
前記第２の駆動手段は、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電し、かつ該充電された電荷の極性とは逆極性に充電すること、
を特徴とする請求項１に記載のスイッチング手段駆動回路。 - スイッチング手段と、
少なくとも該スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、該スイッチング手段駆動部を駆動するための電力を供給する電源部であって、前記スイッチング手段をオン／オフ駆動するために前記スイッチング手段駆動部に入力される入力信号を充電する充電部を接続するための接続端を有する電源部とを含むスイッチング手段駆動回路と、
を備え、
前記スイッチング手段駆動部は、
前記入力信号を増幅し、前記スイッチング手段が有する第１の制御端に印加して前記スイッチング手段をオンに駆動する第１の駆動手段と、
前記入力信号の極性が反転されたとき該極性反転された入力信号を増幅し、前記第１の制御端に印加して前記スイッチング手段をオフに駆動する第２の駆動手段と、
を有し、
前記スイッチング手段駆動回路は前記スイッチング手段が有する第１の制御端に接続され、かつ前記スイッチング手段駆動回路と前記スイッチング手段とが単一チップ上に形成されていること、
を特徴とするスイッチング回路。 - 前記第１の駆動手段は、前記スイッチング手段をオン駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、
前記第２の駆動手段は、前記スイッチング手段をオフ駆動するとき、前記スイッチング手段の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電し、かつ該充電された電荷の極性とは逆極性に充電すること、
を特徴とする請求項３に記載のスイッチング回路。 - 請求項１または２に記載のスイッチング手段駆動回路と、
該スイッチング手段駆動回路に接続される第１の制御端を有するスイッチング手段と、
該スイッチング手段が接続され、該スイッチング手段のスイッチング動作に応じてエネルギーを伝達し、蓄積し、または放出するトランスまたはインダクタと、
を備えることを特徴とする電源装置。 - 第１の制御端を有するスイッチング手段と、該スイッチング手段をオン／オフ駆動するスイッチング手段駆動部と、該スイッチング手段駆動部を駆動する電源部とを備えるスイッチング回路における、スイッチング手段の駆動方法において、
極性が交互に反転する入力信号を前記スイッチング手段駆動部に入力し、
前記スイッチング手段駆動部に入力される前記入力信号を前記電源部に充電し、
前記電源部から電源を供給され前記スイッチング手段駆動部が有する第１の駆動手段および第２の駆動手段を駆動し、
前記第１の駆動手段によって一方の極性の前記入力信号を増幅し、該増幅された一方の極性の入力信号を前記スイッチング手段が有する前記第１の制御端に印加して前記スイッチング手段をオン駆動し、
前記第２の駆動手段によって他方の極性の前記入力信号を増幅し、該増幅された他方の極性の入力信号を前記スイッチング手段が有する前記第１の制御端に印加して前記スイッチング手段をオフ駆動すること、
を特徴とするスイッチング手段の駆動方法。 - 第１の電流路及び該第１の電流路をオン／オフ制御する第１の制御端を有するスイッチング素子をオン／オフ駆動する、スイッチング素子駆動部と、
該スイッチング素子駆動部を駆動する電源部と、
を具備し、
該電源部は、前記スイッチング素子をオン／オフ駆動するために前記スイッチング素子駆動部に入力信号が印加されたとき導通するダイオードと、該ダイオードを通る前記入力信号を充電するキャパシタを含むが、リアクトルを含まない電源部であり、該キャパシタが前記スイッチング素子駆動部を駆動するための電力を供給し、
前記スイッチング素子駆動部は、
第２の制御端と第２の電流路とを有し、前記第２の制御端と前記第２の電流路の一端に前記入力信号が印加されたとき前記入力信号を増幅し、前記増幅した入力信号を前記第２の電流路の他端から前記スイッチング素子が有する第１の制御端に入力し、前記スイッチング素子をオンに駆動する第２のトランジスタ素子と、
第３の制御端と第３の電流路とを有し、前記第３の電流路の一端が前記第２のトランジスタ素子が有する前記第２の電流路の他端に接続され、前記第３の制御端に前記入力信号が印加されないとき前記スイッチング素子をオフに駆動し、前記スイッチング素子の有する第１の制御端と第１の電流路の一方とを前記第３の電流路を介して導通する第３のトランジスタ素子と、
を有することを特徴とするスイッチング素子駆動回路。 - 前記第２のトランジスタ素子は、前記スイッチング素子をオン駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、
前記第３のトランジスタ素子は、前記スイッチング素子をオフ駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電すること、
を特徴とする請求項７に記載のスイッチング素子駆動回路。 - 第１の電流路及び該第１の電流路をオン／オフ制御する第１の制御端を有するスイッチング素子と、
該スイッチング素子をオン／オフ駆動するためのスイッチング素子駆動回路と、
を具備したスイッチング回路であって、
該スイッチング素子駆動回路は、
前記スイッチング素子をオン／オフ駆動するスイッチング素子駆動部と、
該スイッチング素子駆動部を駆動するための電力を供給する電源部であって、少なくとも前記スイッチング素子をオン／オフ駆動するために前記スイッチング素子駆動部に入力される入力信号が印加されたとき導通するダイオードと、該ダイオードを通る前記入力信号を充電するキャパシタを接続するための接続部とを含むが、リアクトルを含まない電源部と、
を備え、
前記スイッチング素子駆動部は、
第２の制御端と第２の電流路とを有し、前記第２の制御端と前記第２の電流路の一端に前記入力信号が印加されたとき前記入力信号を増幅し、前記増幅した入力信号を前記第２の電流路の他端から前記スイッチング素子が有する第１の制御端に入力し、前記スイッチング素子をオンに駆動する第２のトランジスタ素子と、
第３の制御端と第３の電流路とを有し、前記第３の電流路の一端が前記第２のトランジスタ素子が有する前記第２の電流路の他端に接続され、前記第３の制御端に前記入力信号が印加されないとき前記スイッチング素子をオフに駆動し、前記スイッチング素子の有する第１の制御端と第１の電流路の一方とを前記第３の電流路を介して導通する第３のトランジスタ素子と、
を有し、かつ、
前記スイッチング素子と前記スイッチング素子駆動回路とが単一チップ上に形成されていること、
を特徴とするスイッチング回路。 - 前記第２のトランジスタ素子は、前記スイッチング素子をオン駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量を充電し、
前記第３のトランジスタ素子は、前記スイッチング素子をオフ駆動するとき、前記スイッチング素子の有する第１の制御端と第１の電流路端との間に存在する入力容量に充電された電荷を放電すること、
を特徴とする請求項９に記載のスイッチング回路。 - 請求項７または８に記載のスイッチング素子駆動回路と、
該スイッチング素子駆動回路に接続される第１の制御端を有するスイッチング素子と、
該スイッチング素子が接続され、該スイッチング素子のスイッチング動作に応じてエネルギーを伝達し、蓄積し、または放出するトランスまたはインダクタと、
を備えることを特徴とする電源装置。
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