JP2013247804A - 半導体駆動回路および半導体装置 - Google Patents

Abstract

【課題】本発明は、単一の電源を用いて、半導体スイッチング素子に正、負のバイアス信号を印加して半導体スイッチング素子のスイッチングを行う低消費電力の半導体駆動回路の提供を目的とする。
【解決手段】本発明に係る半導体駆動回路１００は、半導体スイッチング素子７を駆動する半導体駆動回路１００であって、外部電源４から供給される第１電圧から第２電圧を生成する内部電源回路３と、外部から入力される入力信号に応じて、半導体スイッチング素子７のゲート−エミッタ間に第１電圧もしくは第２電圧を印加して半導体スイッチング素子７のオン・オフを行う駆動部１とを備え、内部電源回路３は、入力信号に応じて動作することを特徴とする。
【選択図】図３

Description

本発明は半導体駆動回路および半導体装置に関し、特に、半導体スイッチング素子を駆動する半導体駆動回路に関する。

ＩＧＢＴやＭＯＳＦＥＴ、バイポーラトランジスタ等の半導体スイッチング素子の駆動方法として、スイッチング素子のオフ状態を確実化するために、オフ状態において半導体スイッチング素子に、駆動信号を負バイアス方向に印加する方法が一般に用いられている。

一般的には、正バイアス用電源と負バイアス用電源を用意して、コンプリメンタリ・ペアのトランジスタを交互にオン、オフすることにより、正バイアス、負バイアスの駆動信号を得る方法が知られている。

また、単一の正バイアス用電源から一定電圧を取り出して負バイアス用電源とする技術がある。これは、例えば、正バイアス印加時に、正バイアス用電源を利用してコンデンサを充電して、負バイアス用電源とするものである（特許文献１参照）。

特開平９−１４０１２２号公報

上述した従来技術では、正バイアス用電源と負バイアス用電源が必要なため、回路規模が大きくなり、コストの上昇につながっていた。また、負バイアス用電源を、正バイアス用電源と共用化した場合であっても、半導体スイッチング素子には、負バイアス信号が常に印加されるため、単一電源の電圧は、負バイアス信号の大きさ分をだけ大きく設定する必要があり、消費電力が増大する問題があった。また、負バイアス用電源にコンデンサを用いる場合は、コンデンサの容量を半導体スイッチング素子のゲート容量よりも十分に大きくする必要があり、コスト、回路規模の増大につながる問題があった。

本発明は以上の課題を解決するためになされたものであり、単一の電源を用いて、半導体スイッチング素子に正、負のバイアス信号を印加して半導体スイッチング素子のスイッチングを行う低消費電力の半導体駆動回路の提供を目的とする。

本発明に係る半導体駆動回路は、半導体スイッチング素子を駆動する半導体駆動回路であって、外部電源から供給される第１電圧から第２電圧を生成する内部電源回路と、外部から入力される入力信号に応じて、半導体スイッチング素子のゲート−エミッタ間に第１電圧もしくは第２電圧を印加して前記半導体スイッチング素子のオン・オフを行う駆動部とを備え、内部電源回路は、入力信号に応じて動作することを特徴とする。

本発明に係る半導体駆動回路において、内部電源回路により生成される第２電圧は、駆動部に入力される入力信号が正バイアスのときは０、入力信号が負バイアスのときは一定電圧となり、入力信号に応じて変動する。よって半導体スイッチング素子７をオンするための第１電圧を前記一定電圧分だけ大きく設定する必要がなくなる。よって、前提技術と比較して、外部電源から供給される第１電圧を低減することが可能であるため、消費電力の削減が期待される。

前提技術に係る半導体駆動回路の回路図を示す図である。 前提技術および実施の形態１に係る半導体駆動回路の動作を示す図である。 実施の形態１に係る半導体駆動回路の回路図を示す図である。 実施の形態２に係る半導体駆動回路の回路図を示す図である。 実施の形態３に係る半導体駆動回路の回路図を示す図である。 実施の形態４に係る半導体駆動回路の回路図を示す図である。

＜前提技術＞
＜構成＞
本発明の実施の形態を説明する前に、本発明の前提となる技術について説明する。図１は、前提技術となる半導体駆動回路３００の回路図である。半導体駆動回路３００は、駆動部１として、半導体スイッチング素子７のオン・オフを制御するためのコンプリメンタリ・ペアのトランジスタ１ａ，１ｂを備える。半導体駆動回路３００は第１電圧（Ｖ_０）を供給する外部電源４によって駆動され、外部電源４と並列に内部電源回路３が接続される。また、トランジスタ１ａ，１ｂの共通のゲートには、インターフェース（Ｉ／Ｆ）２を介して、半導体スイッチング素子７のオン、オフを制御する入力信号（正バイアス信号、負バイアス信号）が入力される。

半導体駆動回路３００の端子２０ａは、ゲート抵抗６を介して半導体スイッチング素子７のゲートに接続される。また、端子２０ｂは、半導体スイッチング素子７のエミッタと接続される。なお、半導体スイッチング素子７は、例えばＩＧＢＴやＭＯＳＦＥＴ、バイポーラトランジスタ等である。なお、帰還電流から半導体スイッチング素子７を保護するために、半導体スイッチング素子７と並列に還流ダイオード８が挿入される。

内部電源回路３において、直列接続された抵抗Ｒｂとツェナーダイオード３ａが外部電源４と並列に配置され、抵抗Ｒｂとツェナーダイオード３ａの接続点が、バッファアンプ３ｂを介して端子２０ｂに接続される。内部電源回路３は、外部電源４から第２電圧を生成し、スイッチング素子７に逆バイアス電圧を印加する。

＜動作＞
半導体スイッチング素子７は、図２（ａ）に示すようにバイアス電圧Ｖ_１、逆バイアス電圧Ｖ_２がゲート−エミッタ電圧（Ｖｇｅ）として印加されることで、スイッチされる。

図２（ｂ），（ｃ）に、前提技術における半導体駆動回路３００の端子２０ａ，２０ｂの電圧Ｖａ，Ｖｂをそれぞれ示す。

Ｉ／Ｆ２から駆動部１に対して正バイアス信号が出力される場合、コンプリメンタリ・ペアの上側のトランジスタ１ａがオンとなり、下側のトランジスタ１ｂがオフとなるため、端子２０ａには、図２（ｂ）に破線で示した様に第１電圧（Ｖ_０）としてＶ_１＋Ｖ_２が印加される。このとき、内部電源回路３で生成される第２電圧、即ち端子２０ｂの電圧Ｖｂは、半導体スイッチング素子７のオン・オフに関係なく常にＶ２である（図２（ｃ）の破線）。この結果、ＶｇｅはＶ_１となり、半導体スイッチング素子７はオン状態となる。

一方、Ｉ／Ｆ２から駆動部１に対して負バイアス信号が出力された場合、コンプリメンタリ・ペアの下側のトランジスタ１ｂがオンとなり、上側のトランジスタ１ａがオフとなるため、端子２０ａの電圧Ｖａは０となり、端子２０ｂの電圧Ｖｂは常にＶ_２であるため、Ｖｇｅは−Ｖ_２となる。よって、半導体スイッチング素子７はオフ状態となる。

上述した回路構成で図２（ａ）に示したスイッチングを行う場合、外部電源から供給される第１電圧（Ｖ_０）をＶ_１＋Ｖ_２に設定する必要がある。これは、内部電源回路３により第１電圧から生成される第２電圧が半導体スイッチング素子７のオン・オフに関係なく常にＶ_２であるためである。消費電力を削減するためには、より小さい電圧の外部電源で駆動可能な半導体駆動回路が好ましい。

＜実施の形態１＞
＜構成＞
図３に、本実施の形態における半導体駆動回路１００の回路図を示す。前提技術（図１）における半導体駆動回路３００に、内部電源回路３に備わるツェナーダイオード３ａと平行に接続されたスイッチング回路が追加される。本実施の形態において、スイッチング回路としてトランジスタ５を用いる。トランジスタ５のゲートには、Ｉ／Ｆ２からの信号が入力されて、トランジスタ５のオン・オフが切り替えられる。なお、トランジスタ５は、例えばバイポーラトランジスタやＭＯＳ−ＦＥＴ等である。

また、半導体装置２００は、半導体駆動回路１００、半導体スイッチング素子７、半導体スイッチング素子７のゲートに接続されるゲート抵抗６および半導体スイッチング素子７と並列に接続される還流ダイオード８で構成される。その他は、前提技術（図１）と同じであるため説明を省略する。

＜動作＞
図２（ａ）に示すように、バイアス電圧Ｖ_１、逆バイアス電圧Ｖ_２を半導体スイッチング素子７のゲート−エミッタ間にゲート−エミッタ電圧（Ｖｇｅ）として印加して半導体スイッチング素子７のオン、オフを行う。また、図２（ｂ），（ｃ）に、端子２０ａ，２０ｂの電圧Ｖａ，Ｖｂをそれぞれ示す。

Ｉ／Ｆ２から駆動部１に正バイアス信号が出力された場合、コンプリメンタリ・ペアの上側のトランジスタ１ａがオンとなり、下側のトランジスタ１ｂがオフとなる。また、トランジスタ５はオンとなる。よって、端子２０ａには、図２（ｂ）に実線で示した様に、外部電源４から供給される第１電圧（Ｖ_０）がオン電圧として出力される。ここで、本実施の形態において、外部電源４から供給される第１電圧（Ｖ_０）は正バイアス電圧Ｖ_１と等しい。また、このとき、端子２０ｂの電圧Ｖｂは０である。この結果、ＶｇｅはＶ_１となり、スイッチング素子７がオン状態となる。オン状態において、前提技術と異なり、端子２０ｂの電圧がＶ_２とならずに０となるのは、トランジスタ５がＩ／Ｆ２からの正バイアス信号を受けてオンとなることによって、ツェナーダイオード３ａに電圧が印加されなくなり、内部電源回路３において生成される第２電圧が０となるためである。

一方、Ｉ／Ｆ２から駆動部１に負バイアス信号が出力された場合、コンプリメンタリ・ペアの下側のトランジスタ１ｂがオンとなり、上側のトランジスタ１ａがオフとなる。また、トランジスタ５はオフとなる。よって、端子２０ａの電圧Ｖａは０となり、内部電源回路３により生成される第２電圧、即ち端子２０ｂの電圧ＶｂはＶ_２となるため、Ｖｇｅは−Ｖ_２となる。よって、半導体スイッチング素子７はオフ状態となる。

以上のように、Ｉ／Ｆ２から駆動部１へ出力される信号に応じて、内部電源回路３にて生成される第２電圧が、０もしくはＶ_２となるため、外部電源４の電圧、即ち第１電圧（Ｖ_０）は、正バイアス電圧Ｖ_１と同じ大きさに設定すればよい。よって、前述の前提技術よりも、外部電源４の電圧をＶ_２だけ下げることが可能であり、消費電力の削減が可能である。

また、本実施の形態において、外部電源４の電圧、即ち第１電圧（Ｖ_０）を、前提技術と同じくＶ_１＋Ｖ_２とすると、半導体スイッチング素子７のゲートに十分な電圧が印加され、半導体スイッチング素子７のオン抵抗を低減させることができる。よって、オン抵抗低減による、消費電力の削減が可能である。

＜効果＞
本実施の形態における半導体駆動回路１００は、半導体スイッチング素子７（例えば、パワートランジスタ）を駆動する半導体駆動回路１００であって、外部電源４から供給される第１電圧から第２電圧を生成する内部電源回路と、外部から入力される入力信号に応じて、半導体スイッチング素子７のゲート−エミッタ間に第１電圧もしくは第２電圧を印加して半導体スイッチング素子７のオン・オフを行う駆動部とを備え、内部電源回路３は、入力信号に応じて動作することを特徴とする。

従って、内部電源回路３により生成される第２電圧は、駆動部１に入力される入力信号が正バイアスのときは０、入力信号が負バイアスのときはＶ_２となり、入力信号に応じて変動する。よって半導体スイッチング素子７をオンするための第１電圧をＶ_１に設定することが可能となる。よって、前提技術と比較して、外部電源４の電圧、即ち第１電圧（Ｖ_０）をＶ_１＋Ｖ_２から、Ｖ_１に低減することが可能であるため、消費電力の削減が期待される。

また、本実施の形態における半導体駆動回路１００は、入力信号に応じてオン・オフされるスイッチング回路、即ちトランジスタ５をさらに備え、内部電源回路３は、第２電圧を生成し、トランジスタ５と並列接続されるツェナーダイオード３ａを備える。

従って、ツェナーダイオード３ａと並列にトランジスタ５が接続されるため、Ｉ／Ｆ２からの入力信号が負バイアスの場合には、ツェナーダイオード３ａにより第２電圧がＶ_２となり、トランジスタ５がオンの場合には、即ち入力信号が正バイアスの場合には、第２電圧が０となる。よって、前提技術と比較して、外部電源４の電圧をＶ_１にまで低減することが可能であるため、消費電力の削減が期待される。

また、本実施の形態における半導体装置２００は、半導体駆動回路１００と半導体スイッチング素子７とを備える。従って、外部電源４の電圧が従来よりも小さいため、外部電源４を小型化可能であり、半導体装置２００を搭載した装置の小型化が可能である。

また、本実施の形態における半導体装置２００において、半導体スイッチング素子７はＳｉＣを含むことを特徴とする。よって、高温下においても高速なスイッチングが可能である。また、高温下で動作可能なため、半導体装置２００全体の放熱構造を簡略化することが可能である。

また、本実施の形態における半導体装置２００において、半導体スイッチング素子７はＧａＮを含むことを特徴とする。よって、高温下においても高速なスイッチングが可能である。また、高温下で動作可能なため、半導体装置２００全体の放熱構造を簡略化することが可能である。

＜実施の形態２＞
＜構成＞
図４に、本実施の形態における半導体駆動回路１００および半導体装置２００の回路図を示す。本実施の形態において、半導体スイッチング素子（例えばＩＧＢＴ）は、センス素子をさらに備える。センス素子は、半導体スイッチング素子７のメイン電流と比例した電流が流れるセンス端子７ａと、メイン端子とセンス端子７ａの間に接続され、センス電流を電圧変換するセンス抵抗Ｒｓとで構成される。

本実施の形態における半導体駆動回路１００は、実施の形態１の半導体駆動回路１００に、過電流検出部１２を追加したものである。過電流検出部１２は、上述のセンス素子を流れるセンス電流を検出し、センス電流が所定値を超えた場合、半導体スイッチング素子７をオフにして、半導体スイッチング素子７を過電流から保護する。

本実施の形態において、過電流検出部１２は、比較器９と電源Ｖｒeｆで構成される。比較器９の正相入力は端子２０ｃと接続され。比較器９の負相入力は電源Ｖｒeｆと接続される。また、電源Ｖｒｅｆの基準電位は、内部電源回路３の出力側（即ち端子２０ｂ）に接続される。

＜動作＞
半導体スイッチング素子７のオン・オフ動作は、実施の形態１と同じであるため、説明を省略する。

半導体スイッチング素子７がオンされた状態において、センス抵抗Ｒｓにセンス電流が流れることによって、センス抵抗Ｒｓの両端、即ち端子２０ｂ，２０ｃ間にはセンス電圧Ｖｓが発生する。比較器９において、センス電圧Ｖｓと電源Ｖｒｅｆの電圧Ｖｒｅｆが比較され、ＶｓがＶｒｅｆを上回ると、比較器９からＨｉｇｈ信号がＩ／Ｆ２に入力される。

センス電圧Ｖｓはセンス電流に比例しているため、センス電流が所定値を超えたときのセンス電圧Ｖｓを電源Ｖｒｅｆの電圧Ｖｒｅｆとして設定すれば、センス電流が所定値を超えたときに、比較器９からＨｉｇｈ信号が出力される。

Ｈｉｇｈ信号がＩ／Ｆ２に入力されると、Ｉ／Ｆ２は、負バイアス信号を出力して半導体スイッチング素子７をオフする。よって、半導体スイッチング素子７を過電流から保護して破壊を防止することが可能である。

＜効果＞
本実施の形態における半導体駆動回路１００において、半導体スイッチング素子７には、半導体スイッチング素子のメイン電流と任意の比率で電流が流れるセンス素子（センス端子７ａ、センス抵抗Ｒｓ）が備わっており、本実施の形態における半導体駆動回路１００は、センス素子を流れるセンス電流を検出し、センス電流が所定値を超えた場合、スイッチング素子７をオフにする過電流検出部１２をさらに備える。

従って、センス素子および過電流検出部１２によって、半導体スイッチング素子７の過電流状態および短絡状態を検知して、早期に半導体スイッチング素子７をオフできるため、半導体スイッチング素子７の破壊を防止することが可能である。よって、半導体駆動回路１００の耐久性が向上する。

また、また、本実施の形態における半導体装置２００は、半導体駆動回路１００とセンス素子（センス端子７ａ、センス抵抗Ｒｓ）と、半導体スイッチング素子７とを備える。従って、実施の形態１と同様に、外部電源４の電圧が従来よりも小さいため、外部電源４を小型化可能であり、半導体装置２００を搭載した装置の小型化が可能である。

さらに、過電流検出部１２によって、センス素子を流れるセンス電流を検出し、メイン電流が過大となることで、センス電流が所定値を超えた場合、半導体スイッチング素子７をオフにすることが可能であるため、半導体スイッチング素子７の破壊を防止することが可能である。よって、半導体装置２００の耐久性が向上する。

＜実施の形態３＞
図５に、本実施の形態における半導体駆動回路１００および半導体装置２００の回路図を示す。本実施の形態における過電流検出部１２において、電源Ｖｒｅｆの基準電位を、第１電圧の基準電位、即ちＧＮＤと等しくする。その他の構成は実施の形態２（図４）と同じであるため説明を省略する。

電源Ｖｒｅｆの基準電位を下げることにより、電圧Ｖｒｅｆを実施の形態２（図４）よりも大きく設定することが可能となる。よって、例えば、ノイズによる過電流検出の誤作動が発生しにくくなる。

本実施の形態における半導体駆動回路１００において、過電流検出部１２の基準電位は、第１電圧の基準電位と等しいことを特徴とする。従って、電源Ｖｒｅｆの電圧をより大きく設定することが可能となるため、ノイズ等による過電流検出の誤作動が発生しにくくなる。

＜実施の形態４＞
図６に、本実施の形態における半導体駆動回路１００の回路図を示す。本実施の形態において、過電流検出部１２は差動増幅器１３により構成される。差動増幅器１３の正相入力、負相入力は、センス抵抗Ｒｓの両端、即ち、端子２０ｃ、端子２０ｂにそれぞれ接続される。

差動増幅器１３は、センス電圧Ｖｓを測定して、Ｉ／Ｆ２に入力する。Ｉ／Ｆ２は、入力が所定値を超えた場合、メイン電流が過大であると判断して、負バイアス信号を出力し、半導体スイッチング素子７をオフする。

また、差動増幅器１３の正相入力、負相入力は、センス抵抗Ｒｓの両端に接続されるため、過電流検出部１２は、半導体スイッチング素子７の動作による内部電源回路３の電圧変動の影響を受けずにすむため、誤検出を防止することが可能である。

本実施の形態における半導体駆動回路１００において、過電流検出部１２は、差動増幅器１３を含むことを特徴する。従って、差動増幅器１３の正相入力、負相入力がセンス抵抗Ｒｓの両端に接続されている場合、過電流検出部１２は、半導体スイッチング素子７の動作による内部電源回路３の電圧変動の影響を受けずにすむため、誤検出を防止することが可能である。また、内部電源回路３の精度が良くない場合であっても、その影響を受けないため、検出精度を向上させることが可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ 駆動部、１ａ，１ｂ，５ トランジスタ、２ インターフェース、３ 内部電源回路、３ａ ツェナーダイオード、３ｂ バッファアンプ、４ 外部電源、７ 半導体スイッチング素子、７ａ センス端子、８ 還流ダイオード、９ 比較器、１２ 過電流検出部、１３ 差動増幅器、２０ａ，２０ｂ，２０ｃ 端子、１００，３００ 半導体駆動回路、２００ 半導体装置。

Claims (9)

1. 半導体スイッチング素子を駆動する半導体駆動回路であって、
   外部電源から供給される第１電圧から第２電圧を生成する内部電源回路と、
   外部から入力される入力信号に応じて、前記半導体スイッチング素子のゲート−エミッタ間に前記第１電圧もしくは前記第２電圧を印加して前記半導体スイッチング素子のオン・オフを行う駆動部と、
   を備え、
   前記内部電源回路は、前記入力信号に応じて動作することを特徴とする、
   半導体駆動回路。
2. 前記入力信号に応じてオン・オフされるスイッチング回路をさらに備え、
   前記内部電源回路は、前記第２電圧を生成し、前記スイッチング回路と並列接続されるツェナーダイオードを備える、
   請求項１に記載の半導体駆動回路。
3. 前記半導体スイッチング素子には、前記半導体スイッチング素子のメイン電流と任意の比率で電流が流れるセンス素子が備わっており、
   前記センス素子を流れるセンス電流を検出し、前記センス電流が所定値を超えた場合、前記半導体スイッチング素子をオフにする過電流検出部をさらに備える、
   請求項１または２に記載の半導体駆動回路。
4. 前記過電流検出部の基準電位は、前記第１電圧の基準電位と等しいことを特徴とする、
   請求項３に記載の半導体駆動回路。
5. 前記過電流検出部は、差動増幅器を含むことを特徴する、
   請求項３に記載の半導体駆動回路。
6. 請求項１または２に記載の半導体駆動回路と、
   前記半導体スイッチング素子と、
   を備える、
   半導体装置。
7. 請求項３〜５のいずれかに記載の半導体駆動回路と、
   前記センス素子と、
   前記半導体スイッチング素子と、
   を備える、
   半導体装置。
8. 前記半導体スイッチング素子はＳｉＣを含むことを特徴とする、
   請求項６または７に記載の半導体装置。
9. 前記半導体スイッチング素子はＧａＮを含むことを特徴とする、
   請求項６または７に記載の半導体装置。

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