KR20210102438A - 캐스코드 증폭기의 최적화된 턴-오프를 위한 장치 - Google Patents

캐스코드 증폭기의 최적화된 턴-오프를 위한 장치 Download PDF

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KR20210102438A
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스튜어트 이데 호지 주니어
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실라나 아시아 피티이 리미티드
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Abstract

캐스코드 증폭기, 피드백 회로 및 바이어스 회로를 포함하는, 공통-게이트 트랜지스터 및 공통-소스 트랜지스터를 가진 캐스코드 증폭기를 턴 오프하기 위한 장치가 개시된다. 피드백 회로는 공통-소스 트랜지스터가 제1 오프 상태로 스위칭될 때 공통-소스 트랜지스터의 드레인으로부터 드레인-전압을 수신하고 제1 피드백 신호를 생성하도록 구성된다. 드레인-전압은 공통-게이트 트랜지스터의 소스 전압과 동일하고 드레인-전압은 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 것에 응답하여 증가된다. 바이어스 회로는 제1 피드백 신호를 수신하고 바이어스-전압을 생성하도록 구성된다. 제1 게이트-전압은 바이어스-전압으로부터 생성된다. 캐스코드 증폭기는 제1 게이트-전압 및 제2 게이트-전압을 수신하도록 구성된다. 공통-게이트 트랜지스터는 제2 게이트-전압을 수신하는 것에 응답하여 제2 오프 상태로 스위칭되도록 구성된다.

Description

캐스코드 증폭기의 최적화된 턴-오프를 위한 장치
관련된 출원
본 출원은 미국 정규 특허 출원 제16/243,923호(출원일: 2019년 1월 9일, 발명의 명칭: "APPARATUS FOR OPTIMIZED TURN-OFF OF A CASCODE AMPLIFIER")의 이득을 주장하고; 상기 기초출원은 모든 목적을 위해 참조에 의해 원용된다.
현재, 전력이 공급되는 전자 디바이스의 존재와 사용은 아주 흔하다. 최신의 전력 공급부는 많은 이러한 전력이 공급되는 전자 디바이스에 전력을 공급하거나 또는 충전하도록 활용된다. 일반적으로, 최신의 전력 공급부 설계에서, 전압의 감압 또는 승압을 달성하는 방식으로 전력 공급부에 의해 활용되는 전압 및 전류를 스위칭하는 것이 유용하다. 이 스위칭은 일부 실시예에서, 스위칭의 듀티 사이클에 기초하여 전력 공급부에 대한 새로운 평균 출력 전압을 생성한다. 이러한 실시예에서, 전력 공급 스위칭 디바이스는 주로 "온(ON)"또는 "오프(OFF)" 상태에 있다. 이 2개의 상태 동안, 전력 공급 스위칭 디바이스의 전력 손실은 전력 공급부에서 흐르는 전류와 전력 공급부의 저항의 함수이다. 또한, 전력 공급 스위칭 디바이스를 온 상태로부터 오프 상태로 그리고 오프 상태로부터 온 상태로 변경하는 것과 연관된 "스위칭 손실"이 있다. 일반적으로, 스위칭 손실은 전류가 전력 공급부에서 흐르는 동안 전압 상승 또는 강하에 의해 유발된다. 이와 같이, 장치의 스위칭 손실을 감소시킴으로써 장치의 전력 손실을 감소시키는 장치 및 방법이 필요하다.
공통-게이트 트랜지스터 및 공통-소스 트랜지스터를 가진 캐스코드 증폭기(cascode amplifier)를 턴 오프하기 위한 장치가 개시된다. 장치는 캐스코드 증폭기, 피드백 회로 및 바이어스 회로를 포함한다. 캐스코드 증폭기에서, 공통-게이트 트랜지스터는 공통-소스 트랜지스터의 드레인과 신호 통신하는 소스를 포함한다. 피드백 회로는 공통-게이트 트랜지스터의 소스 및 공통-소스 트랜지스터의 드레인과 신호 통신하고, 피드백 회로는 공통-소스 트랜지스터가 제1 오프 상태로 스위칭될 때 공통-소스 트랜지스터의 드레인으로부터 드레인-전압을 수신하고 제1 피드백 신호를 생성하도록 구성된다. 드레인-전압은 공통-게이트 트랜지스터의 소스 전압과 동일하고 드레인-전압은 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 것에 응답하여 증가된다. 바이어스 회로는 공통-게이트 트랜지스터의 게이트 및 피드백 회로와 신호 통신하고, 제1 피드백 신호를 수신하고 바이어스-전압을 생성하도록 구성된다. 제1 게이트-전압은 바이어스-전압으로부터 생성된다. 캐스코드 증폭기는 공통-게이트 트랜지스터의 게이트에서 제1 게이트-전압을 수신하도록 구성되고, 제1 게이트-전압은 드레인-전압이 증가됨에 따라 증가된다. 캐스코드 증폭기는 또한 공통-게이트 트랜지스터의 게이트에서 제2 게이트-전압을 수신하도록 구성되고, 공통-게이트 트랜지스터는 공통-게이트 트랜지스터의 게이트에서 제2 게이트-전압을 수신하는 것에 응답하여 제2 오프 상태로 스위칭하도록 구성된다.
작동의 실시예에서, 장치는 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 단계로서, 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 것에 응답하여 공통-소스 트랜지스터의 드레인에서의 드레인-전압이 증가되는, 스위칭하는 단계, 및 바이어스 회로에 의해 드레인-전압으로부터 바이어스-전압을 생성하는 단계를 포함하는 방법을 수행한다. 방법은 또한 공통-게이트 트랜지스터의 게이트에 제1 게이트-전압을 주입하는 단계를 포함하고, 제1 게이트-전압은 바이어스-전압과 관련되고 제1 게이트-전압은 드레인-전압이 증가됨에 따라 증가된다. 방법은 공통-게이트 트랜지스터의 게이트에 제2 게이트-전압을 주입하는 단계 및 공통-게이트 트랜지스터의 게이트에 제2 게이트-전압을 주입하는 것에 응답하여 공통-게이트 트랜지스터를 제2 오프 상태로 스위칭하는 단계를 더 포함한다.
본 발명의 다른 디바이스, 장치, 시스템, 방법, 특징 및 이점은 다음의 도면 및 상세한 설명의 검토 시 당업자에게 분명해질 것이다. 모든 이러한 부가적인 디바이스, 장치, 시스템, 방법, 특징 및 이점이 이 설명 내에 포함되고, 본 발명의 범위 내에 있고, 첨부된 청구범위에 의해 보호되는 것으로 의도된다.
본 개시내용은 다음의 도면을 참조함으로써 더 잘 이해될 수도 있다. 도면의 컴포넌트는 반드시 축척대로 도시된 것은 아니고, 대신 본 발명의 원리를 설명하는데 강조점을 두었다. 도면에서, 유사한 참조 부호는 상이한 도면 전반에 걸쳐 대응하는 부분을 나타낸다.
도 1은 본 개시내용에 따른 캐스코드 증폭기를 턴 오프하기 위한 장치의 구현예의 시스템 도면.
도 2는 본 개시내용에 따른 도 1에 도시된 캐스코드 증폭기의 구현예의 회로도.
도 3은 본 개시내용에 따른 도 1에 도시된 피드백 회로의 구현예의 회로도.
도 4는 본 개시내용에 따른 도 1에 도시된 바이어스 회로의 구현예의 회로도.
도 5는 본 개시내용에 따른 도 1에 도시된 구동 회로의 구현예의 회로도.
도 6A는 본 개시내용에 따른 전압 대 시간으로서 공통-게이트 트랜지스터(도 1 및 2에 도시됨)의 드레인에서의 드레인-전압의 플롯의 그래프.
도 6B는 본 개시내용에 따른 전압 대 시간으로서 PWM 소스의 제1 플롯, 공통-소스 트랜지스터의 드레인-전압의 제2 플롯 및 공통-게이트 트랜지스터(도 1 및 2에 도시됨)의 게이트에서의 게이트-전압의 제3 플롯의 그래프.
도 7A는 본 개시내용에 따른 전압 대 시간으로서 공통-게이트 트랜지스터(도 1 및 2에 도시됨)의 드레인에서의 드레인-전압의 또 다른 플롯의 그래프.
도 7B는 본 개시내용에 따른 전압 대 시간으로서 PWM 소스의 또 다른 제1 플롯, 공통-소스 트랜지스터의 드레인-전압의 또 다른 제2 플롯 및 공통-게이트 트랜지스터(도 1 및 2에 도시됨)의 게이트에서의 게이트-전압의 또 다른 제3 플롯의 그래프.
도 8은 본 개시내용에 따른 도 1 내지 도 5에 도시된 장치에 의해 수행되는 방법의 예시적인 구현예의 흐름도.
다음의 설명에서, 유사한 참조 부호는 유사한 소자를 식별하도록 사용된다. 게다가, 도면은 예시적인 실시형태의 주요 특징을 도식적 방식으로 설명하는 것으로 의도된다. 도면은 실제 실시형태의 모든 특징을 설명하는 것으로 의도되지 않는다.
공통-게이트 트랜지스터 및 공통-소스 트랜지스터를 가진 캐스코드 증폭기를 턴 오프하기 위한 장치가 개시된다. 장치는 캐스코드 증폭기, 피드백 회로 및 바이어스 회로를 포함한다. 캐스코드 증폭기에서, 공통-게이트 트랜지스터는 공통-소스 트랜지스터의 드레인과 신호 통신하는 소스를 포함한다. 피드백 회로는 공통-게이트 트랜지스터의 소스 및 공통-소스 트랜지스터의 드레인과 신호 통신하고, 피드백 회로는 공통-소스 트랜지스터가 제1 오프 상태로 스위칭될 때 공통-소스 트랜지스터의 드레인으로부터 드레인-전압을 수신하고 제1 피드백 신호를 생성하도록 구성된다. 드레인-전압은 공통-게이트 트랜지스터의 소스 전압과 동일하고 드레인-전압은 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 것에 응답하여 증가된다. 바이어스 회로는 공통-게이트 트랜지스터의 게이트 및 피드백 회로와 신호 통신하며 제1 피드백 신호를 수신하고 바이어스-전압을 생성하도록 구성된다. 제1 게이트-전압은 바이어스-전압으로부터 생성된다. 캐스코드 증폭기는 공통-게이트 트랜지스터의 게이트에서 제1 게이트-전압을 수신하도록 구성된다. 드레인-전압이 증가됨에 따라 제1 게이트-전압이 증가된다. 캐스코드 증폭기는 또한 공통-게이트 트랜지스터의 게이트에서 제2 게이트-전압을 수신하도록 구성되고 공통-게이트 트랜지스터는 공통-게이트 트랜지스터의 게이트에서 제2 게이트-전압을 수신하는 것에 응답하여 제2 오프 상태로 스위칭되도록 구성된다.
작동의 실시예에서, 장치는 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 단계로서, 드레인-전압은 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 것에 응답하여 공통-소스 트랜지스터의 드레인에서 증가되는, 스위칭하는 단계, 및 바이어스 회로에 의해 드레인-전압으로부터 바이어스-전압을 생성하는 단계를 포함하는 방법을 수행한다. 방법은 또한 공통-게이트 트랜지스터의 게이트에 제1 게이트-전압을 주입하는 단계를 포함하고, 제1 게이트-전압이 바이어스-전압과 관련되고 드레인-전압이 증가됨에 따라 제1 게이트-전압이 증가된다. 방법은 공통-게이트 트랜지스터의 게이트에 제2 게이트-전압을 주입하는 단계 및 공통-게이트 트랜지스터의 게이트에 제2 게이트-전압을 주입하는 것에 응답하여 공통-게이트 트랜지스터를 제2 오프 상태로 스위칭하는 단계를 더 포함한다.
도 1에서, 본 개시내용에 따른 캐스코드 증폭기(102)를 턴 오프하기 위한 장치(100)의 구현예의 시스템 도면이 도시된다. 캐스코드 증폭기(102)는 공통-게이트 트랜지스터(104) 및 공통-소스 트랜지스터(106)를 포함한다. 장치(100)는 신호 경로(110)를 통해 외부 시스템(108)과 신호 통신한다. 이 실시예에서, 외부 시스템(108)은 레일-전압(116)("V 레일 ")을 외부 시스템(108)에 제공하는 신호 경로(114)를 통해 기준 직류(direct current: "DC") 전압원(112)과 신호 통신하는 또 다른 회로, 모듈, 컴포넌트, 디바이스 또는 시스템일 수도 있다.
장치(100)는 캐스코드 증폭기(102), 피드백 회로(118) 및 바이어스 회로(120)를 포함한다. 캐스코드 증폭기(102)는 공통-게이트 트랜지스터(104) 및 공통-소스 트랜지스터(106)를 포함하고, 공통-게이트 트랜지스터(104)의 소스(122)는 신호 경로(126)를 통해 공통-소스 트랜지스터(106)의 드레인(124)과 신호 통신한다. 피드백 회로(118)는 신호 경로(128)를 통해 공통-게이트 트랜지스터(104)의 소스(122) 및 공통-소스 트랜지스터(106)의 드레인(124)과 신호 통신한다. 바이어스 회로(120)는 각각 신호 경로(132 및 134)를 통해 공통-게이트 트랜지스터(104)의 게이트(130) 및 피드백 회로(118)와 신호 통신한다. 피드백 회로(118)는 공통-소스 트랜지스터(106)로부터 드레인-전압(136)을 수신하고 신호 경로(134)를 통해 바이어스 회로(120)를 통과하는 피드백 신호(138)를 생성하도록 구성된다. 바이어스 회로(120)는 피드백 신호(138)를 수신하고 바이어스-전압(140)을 생성하도록 구성된다. 이 실시예에서, 공통-게이트 트랜지스터의 게이트-전압(142)은 바이어스-전압(140)을 사용하는 구동 회로(144)에 의해 생성되고 게이트-전압(142)은 공통-게이트 트랜지스터(104)의 게이트(130)에 주입된다. 이 실시예에서, 장치(100) 및 외부 시스템(108)은 예를 들어, 전력 공급부(148)과 같은 스위칭 회로 디바이스의 일부일 수도 있다.
공통-게이트 트랜지스터(104) 및 공통-소스 트랜지스터(106)는 전계-효과 트랜지스터(field-effect tra㎱istor: "FET")이다. 이 실시예에서, 공통-게이트 트랜지스터(104)는 n형 접합 전계-효과 트랜지스터(junction field-effect tra㎱istor: "JFET")일 수도 있고 공통-소스 트랜지스터(106)는 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect tra㎱istor: "MOSFET")(예를 들어, 향상된 n형 MOSFET)일 수도 있다.
당업자라면 장치(100)의 또는 장치와 연관된 회로, 컴포넌트, 모듈 및/또는 디바이스가 서로 신호 통신하는 것으로 설명되고, 신호 통신이 회로, 컴포넌트, 모듈 및/또는 디바이스가 또 다른 회로, 컴포넌트, 모듈 및/또는 디바이스로부터 신호 및/또는 정보를 전달하고/하거나 수신하게 하는, 회로, 컴포넌트, 모듈, 및/또는 디바이스 간의 임의의 유형의 통신 및/또는 연결을 나타낸다는 것을 이해한다. 통신 및/또는 연결은 신호 및/또는 정보가 하나의 회로, 컴포넌트, 모듈 및/또는 디바이스로부터 또 다른 회로, 컴포넌트, 모듈 및/또는 디바이스로 전달되게 하고 무선 또는 유선 신호 경로를 포함하는, 회로, 컴포넌트, 모듈 및/또는 디바이스 간의 임의의 신호 경로를 따를 수도 있다. 신호 경로는 예를 들어, 전도성 와이어, 전자기 도파관, 케이블, 부착 및/또는 전자기 또는 기계적으로 결합된 단자, 반도체 또는 유전체 재료 또는 디바이스, 또는 다른 유사한 물리적 연결 또는 결합과 같이 물리적일 수도 있다. 부가적으로, 신호 경로는 직접적인 전자기 연결부를 통과하는 일 없이 가변 디지털 형태로 하나의 회로, 컴포넌트, 모듈 및/또는 디바이스로부터 또 다른 회로, 컴포넌트, 모듈 및/또는 디바이스로 전달되는 경우에 디지털 컴포넌트를 통한 자유-공간(전자기 전파의 경우에) 또는 정보 경로와 같이 비물리적일 수도 있다.
작동의 실시예에서, 장치(100)는 공통-소스 트랜지스터(106)를 제1 오프 상태로 스위칭하는(즉, 공통-소스 트랜지스터(106)를 턴 오프하는) 단계를 포함하는 방법을 수행한다. 공통-소스 트랜지스터(106)를 제1 오프 상태로 스위칭한 결과로서, 공통-소스 트랜지스터(106)의 드레인-전압(136)이 상승하기 시작한다. 공통-소스 트랜지스터(106)가 향상된 n형 MOSFET 디바이스라고 가정하면, 당업자라면 드레인-전압(136)이 상승되는 시간량이 공통-소스 트랜지스터(106)의 게이트(152) 및 소스(154)가 단락될 때 캐스코드 증폭기(102)로 그리고 캐스코드 증폭기를 통해 흐르는 전류(150)의 양 및 작은 신호 출력 커패시턴스인 C oss 로서 알려진 MOSFET(즉, 공통-소스 트랜지스터(106))의 출력 커패시턴스에 의해 결정된다는 것을 이해한다. 일반적으로, 전류(150)는 공통-소스 트랜지스터(106)의 커패시턴스를 충전하고 충전 시간은 드레인-전압(136)의 상승 시간을 좌우한다. 이 실시예에서, 외부 시스템(108)의 부하 임피던스가 낮다면, 전류(150)는 공통-소스 트랜지스터(106)의 커패시턴스를 충전하는 데 더 오래 걸리는, 공통-게이트 트랜지스터(104)의 드레인(156)과 소스(122) 간의 저레벨 전류일 것이다.
이어서, 방법은 피드백 회로(118)에 의해 공통-소스 트랜지스터(106)의 드레인(124)으로부터 드레인-전압(136)을 수신하는 단계, 및 이에 응답하여, 피드백 회로(118)에 의해 피드백 신호(138)를 생성하는 단계를 포함한다. 바이어스-전압(140)은 바이어스-전압(140)이 드레인-전압(136)으로부터 자체 생성되는 피드백 신호(138)로부터 생성되기 때문에 드레인-전압(136)으로부터 생성된다.
방법은 또한 공통-게이트 트랜지스터(104)의 게이트(130)에 제1 게이트-전압을 주입하는 단계를 포함하고, 제1 게이트-전압이 바이어스-전압(140)과 관련되고 드레인-전압(136)이 증가됨에 따라 제1 게이트-전압이 증가된다. 방법은 공통-게이트 트랜지스터(104)의 게이트(130)에 제2 게이트-전압을 주입하는 단계 및 공통-게이트 트랜지스터(104)의 게이트(130)에 제2 게이트-전압을 주입하는 것에 응답하여 공통-게이트 트랜지스터(104)를 제2 오프 상태로 스위칭(즉, 공통-게이트 트랜지스터(104)를 턴 오프)하는 단계를 더 포함한다. 이 실시예에서, 공통-게이트 트랜지스터(104)의 게이트(130)에서의 게이트-전압(142)은 구동 회로(144)가 공통-게이트 트랜지스터를 턴 오프하게 스위칭하는지에 기초하여 제1 게이트-전압 또는 제2 게이트-전압일 수도 있다. 구동 회로(144)가 공통-게이트 트랜지스터(104)를 턴 오프하지 않는다면, 구동 회로(144)는 제1 게이트-전압을 (게이트-전압(142)으로서) 공통-게이트 트랜지스터(104)의 게이트(130)에 주입한다. 제1 게이트-전압이 공통-게이트 트랜지스터(104)의 게이트(130)에 주입될 때, 게이트-전압이 증가하고 공통-소스 트랜지스터(106)의 드레인(124)에서 드레인-전압(136)이 증가함에 따라 드레인-전압(136)을 추적한다. 이와 같이, 공통-게이트 트랜지스터(104)의 게이트-대-소스 전압("V GS ")(158)은 공통-게이트 트랜지스터(104)의 커패시턴스가 충전됨에 따라 특정한 시간량 동안 대략 일정하다. 이 실시예에서, 제1 게이트-전압이 자체가 증가하고 드레인-전압(136)을 추적하는 바이어스-전압(140)으로부터 생성되기 때문에, 드레인-전압(136)이 증가함에 따라 제1 게이트-전압이 증가하고 드레인-전압(136)을 추적한다. 일반적으로, 바이어스-전압(140)이 신호 경로(128)를 통해 피드백 회로(118)에 의해 드레인-전압(136)을 직접적으로 수신하고 측정함으로써 생성되기 때문에 바이어스-전압(140)은 공통-소스 트랜지스터(106)의 드레인(124)에서 드레인-전압(136)을 감지한다. 드레인-전압(136)의 전압 레벨의 임의의 변화는 직접적으로 측정되고 피드백 회로(118)에 의해 드레인-전압(136)의 전압 레벨의 임의의 변화를 검출(즉, 감지)함으로써 바이어스-전압(140)을 생성하는 바이어스 회로(120)로 전달된다. 이 실시예에서, 드레인-전압(136)을 감지하는 것은 피드백 신호(138)를 바이어스 회로(120) 내의 기준 전압과 비교하는 것을 포함할 수도 있다.
이 실시예에서, 제2 게이트-전압은 제1 게이트-전압 미만이고, 제2 게이트-전압은 공통-게이트 트랜지스터(104)의 문턱 전압("V T ")값 이상인 크기의 값을 가진 전압량만큼 제1 게이트-전압보다 작을 수도 있다. 즉, 공통-게이트 트랜지스터(104)가 핀치 오프되고 전류(150)를 공통-게이트 트랜지스터(104)의 드레인(156)으로부터 소스(122)로 전달하지 못하는 경우에 V T 는 V GS (158)의 전압값과 동일하다. 이 실시예에서,　V T 는　활용되는 공통-게이트 트랜지스터(104)의 유형에 기초하여 대략 6V와 동일할 수도 있다. 이와 같이, 제2 게이트-전압이 제1 게이트-전압 빼기 V T 이하여서 제1 게이트-전압(공통-게이트 트랜지스터(104)의 게이트(130)에 주입될 때)은 공통-게이트 트랜지스터(104)가 제2 게이트-전압에 의해 핀치 오프될 것이고 공통-게이트 트랜지스터(104)의 드레인(156)으로부터 소스(122)로 전류(150)를 전달하지 못할 것이기 때문에 공통-게이트 트랜지스터가 턴 오프하게 할 것이다. 이 실시예에서, 제1 게이트-전압은 바이어스-전압일 수도 있고 제2 게이트-전압은 드레인-전압(136)과 관계 없을 수도 있고 접지 전압과 대략 동일할 수도 있다.
장치(100)의 소자를 다시 참조하면, 이 실시예에서, 외부 시스템(108)은 신호 경로(110)를 통해 공통-게이트 트랜지스터(104)의 드레인(156)과 신호 통신하고 공통-소스 트랜지스터(106)의 소스(154)는 접지 연결부(160)와 신호 통신한다. 예시의 용이성을 위해, DC 전압원(112)은 또한 접지(162) 연결부와 신호 통신한다. 앞서 설명된 바와 같이, 외부 시스템(108)은 V 레일 (116)을 외부 시스템(108)에　제공하는 DC 전압원(112)과 신호 통신하는 또 다른 회로, 모듈, 컴포넌트, 디바이스 또는 시스템일 수도 있다. 외부 시스템(108)은 예를 들어, 스위칭 변압기로부터의 권선 및 다른 회로망, 예컨대, 저역 통과 필터를 포함할 수도 있다.
캐스코드 증폭기(102)(또한 "캐스코드"로 알려짐)는 증폭기의 공통-베이스 또는 공통-게이트 스테이지로 공급되는 공통-이미터 또는 공통-소스 스테이지를 포함하는 이단 증폭기이다. 일반적으로, 캐스코드는 양극성 접합 트랜지스터(bipolar junction tra㎱istor: "BJT") 또는 전계-효과 트랜지스터("FET")일 수도 있는 2개의 트랜지스터를 포함한다. 캐스코드는 입력 대 출력 분리를 개선시키고 높은 대역폭을 가진 증폭기를 발생시키는 증폭기의 밀러 효과(Miller effect)를 제거한다. 이미 설명된 바와 같이, 이 실시예에서, 캐스코드 증폭기(102)의 제1 및 제2 스테이지는 JFET로서 공통-게이트 트랜지스터(104) 및 MOSFET로서 공통-소스 트랜지스터(106)를 포함하는 FET로 구현되는 것으로 도시된다. 공통-게이트 트랜지스터(104)는 예를 들어, 실리콘 카바이드 JFET일 수도 있다. 이 실시예에서, 공통-소스 트랜지스터(106)는 공통-소스 트랜지스터(106)의 게이트(152)와 신호 통신하는 펄스 폭 변조된(pulse width modulated: "PWM") 소스(164)인 소스에 의해 구동될 수도 있다.
피드백 회로(118)는 드레인-전압(136)을 수신하고 신호 경로(134)를 통해 바이어스 회로(120)로 전달되는 피드백 신호(138)를 생성하는 회로, 컴포넌트, 모듈 또는 디바이스이다. 하나의 실시예에서, 피드백 회로(118)는 신호 경로(128 및 134)를 포함하는 피드백 경로일 수도 있고, 피드백 신호(138)는 공통-소스 트랜지스터(106)의 드레인(124)으로부터 결합된 신호 경로(128 및 134)를 통해 바이어스 회로(120)로 직접적으로 전달되는 드레인-전압(136)이다.
대안적인 실시예에서, 피드백 회로(118)는 공통-소스 트랜지스터(106)가 오프 상태(즉, 제1 오프 상태)로 스위칭될 때 공통-소스 트랜지스터(106)의 드레인(124)으로부터 드레인-전압(136)을 수신하고, 수신된 드레인-전압(136)으로부터 제1 피드백 신호를 생성하도록 구성되는 회로일 수도 있다. 게다가, 이 실시예에서, 피드백 회로(118)는 또한 공급 전압(일반적으로 "공통 수집기에서의 전압"으로 알려지고, V CC 로 축약됨)을 생성하는 회로망을 포함할 수도 있고, V CC 는 제2 피드백 신호를 통해 바이어스 회로(120)로 전달된다. 이 실시예에서, 제1 피드백 신호와 제2 피드백 신호 둘 다는 피드백 신호(138)의 일부이다.
추가의 또 다른 대안적인 실시예에서, 피드백 회로(118)는 신호 경로(128)를 통해 공통-게이트 트랜지스터(104)의 소스(122) 및 공통-소스 트랜지스터(106)의 드레인(124)과 신호 통신하는 배전압 회로(voltage-doubler circuit)일 수도 있거나 또는 이 배전압 회로를 포함할 수도 있다. 이 실시예에서, 이전에 설명된 실시예와 유사하게, 피드백 회로(118)는 공통-소스 트랜지스터(106)가 오프 상태(즉, 제1 오프 상태)로 스위칭될 때 공통-소스 트랜지스터(106)의 드레인(124)으로부터 드레인-전압(136)을 수신하고, 수신된 드레인-전압(136)으로부터 제1 피드백 신호를 생성하도록 구성되는 회로이다.
게다가, 이 실시예에서, 피드백 회로(118)는 또한 상이한(또는 부가적인) 공급 전압(일반적으로 드레인-공급 전압(V DD )으로 알려짐)을 생성하는 배전압 회로를 포함할 수도 있고, V DD 는 제2 피드백 신호를 통해 바이어스 회로(120)로 전달된다. 이전과 같이, 이 실시예에서, 제1 피드백 신호와 제2 피드백 신호 둘 다는 피드백 신호(138)의 일부이다. 일반적으로, 배전압 회로는 입력 전압(즉, 드레인-전압(136))을 사용하여 커패시터를 충전하고 배전압 회로의 생성된 출력 전압(즉, V DD 와 동일한 제2 피드백 신호)이 입력 전압의 대략 2배인 방식으로 이 충전을 스위칭하는 전자 회로이다. 실시예로서, 피드백 회로(118)는 전하 펌프를 가진 전하 펌프 이중화 회로일 수도 있거나 또는 이것을 포함할 수도 있는 배전압 회로를 포함한다. 일반적으로, 전하 펌프는 전압을 높이거나 또는 낮추기 위해 에너지 전하 저장을 위한 커패시터를 활용하는 DC-대-DC 변환기　회로의 유형이다. 전하 펌프는 전기적으로 단순한 회로이면서 고효율적인 회로이다. 이와 같이, 이 실시예에서, 배전압 회로는 공통-소스 트랜지스터(106)의 드레인(124)으로부터 드레인-전압(136)을 수신하고 제2 피드백 신호를 생성하도록 구성되고, 제2 피드백 신호는 드레인-전압(136)의 대략 2배인 V DD 와 동일하다. 다시, 이 실시예에서, 제1 피드백 신호와 제2 피드백 신호 둘 다는 피드백 신호(138)의 일부이다.
바이어스 회로(120)는 피드백 신호(138)로부터 제1 피드백 신호를 수신하고 바이어스-전압(140)을 생성하는 회로, 컴포넌트, 모듈 또는 디바이스이다. 게이트-전압(142)은 바이어스-전압(140)으로부터 직접적으로 또는 간접적으로 생성되고 게이트-전압(142)은 공통-게이트 트랜지스터(104)의 게이트(130)에 주입된다.
이 실시예에서, 구동 회로(144)는 신호 경로(132 및 141) 각각을 통해 바이어스 회로(120)와 공통-게이트 트랜지스터(104)의 게이트(130) 둘 다와 신호 통신하는 별개의 회로, 또는 바이어스 회로(120)의 일부인 회로일 수도 있다. 구동 회로(144)는 바이어스-전압(140)을 수신하고, 제1 게이트-전압 및 제2 게이트-전압을 생성하고, 제1 게이트-전압 또는 제2 게이트-전압을 공통-게이트 트랜지스터(104)의 게이트(130)에 주입하도록 구성된다. 구동 회로(144)는 제1 게이트-전압과 제2 게이트-전압 간에 스위칭되도록 구성되는 스위치를 포함할 수도 있다. 구동 회로(144)가 바이어스 회로(120)의 일부라면, 별개의 구동 회로(144)가 존재하지 않기 때문에 신호 경로(141)는 신호 경로(132)와 동일하다.
도 2에서, 본 개시내용에 따른 캐스코드 증폭기(102)의 구현예의 회로도가 도시된다. 앞서 설명된 바와 같이, 캐스코드 증폭기(102)는 공통-소스 스테이지(즉, 공통-소스 트랜지스터(106))로 공급되는 증폭기의 공통-게이트 스테이지(즉, 공통-게이트 트랜지스터(104))를 포함하는 이단 증폭기이다. 캐스코드 증폭기(102)는 공통-게이트 트랜지스터(104) 및 공통-소스 트랜지스터(106)를 포함하고 공통-게이트 트랜지스터(104)의 소스(122)는 공통-소스 트랜지스터(106)의 드레인(124)과 신호 통신한다. 이 실시예에서, 공통-게이트 트랜지스터(104)는 "정상적으로 온" n형 JFET 트랜지스터이고 공통-소스 트랜지스터(106)는 향상된 n형 MOSFET 트랜지스터이다. 피드백 회로(118)(도 1에 도시됨)는 공통-게이트 트랜지스터(104)의 소스(122)와 공통-소스 트랜지스터(106)의 드레인(124) 둘 다와 신호 통신하는, 캐스코드 증폭기(102)와 신호 경로(128)를 통해 신호 통신한다. 이 실시예에서, 공통-소스 트랜지스터(106)는 신호 경로(200)를 통해 공통-소스 트랜지스터(106)의 게이트(152)와 신호 통신하는 PWM 소스(164)인 소스에 의해 구동된다. PWM 소스(164)는 레지스터(202) 및 DC 오프셋 기준 소스(204)와 신호 통신할 수도 있고, DC 오프셋 기준 소스(204)는 접지 연결부(160)와 신호 통신한다. 앞서 언급된 바와 같이, 공통-게이트 트랜지스터(104)의 게이트(130)는 신호 경로(141)를 통해 구동 회로(144)와 신호 통신한다.
당업자라면 최신의 전력 공급부 설계에서, 전압의 상승 또는 강하를 달성하는 방식으로 전력 공급부(예컨대, 전력 공급부(148))에 의해 활용되는 전압 및 전류를 스위칭하는 것이 유용하다는 것을 이해한다. 이 스위칭은 스위칭의 듀티 사이클에 기초하여 전력 공급부(148)를 위한 새로운 평균 출력 전압을 생성한다. 이 실시예에서, 전력 공급부(148)는 주로 온 상태 또는 오프 상태에 있다. 이 2개의 상태 동안, 전력 공급부(148)의 전력 손실은 전력 공급부(148)에서 흐르는 전류(150)와 전력 공급부(148)의 저항의 함수이다. 또한, 전력 공급부(148)는 또한 전력 공급부(148)를 온 상태로부터 오프 상태로 그리고 오프 상태로부터 다시 온 상태로 스위칭하는 것과 연관된 "스위칭 손실"을 겪는다. 일반적으로, 이 스위칭 손실은 전류(150)가 전력 공급부(148)에서 흐르는 동안 전력 공급부(148) 내 전압 상승 또는 강하에 의해 유발된다.
이 실시예에서, 온 상태와 오프 상태 간의 전력 공급부(148)의 스위칭이 캐스코드 증폭기(102)에 의해 수행되고 공통-소스 트랜지스터(106)는 PWM 전압(206)을 공통-소스 트랜지스터(106)의 게이트(152)에 주입하는 PWM 소스(164)에 의해 먼저 스위칭 오프(즉, 온 상태로부터 제1 오프 상태로 스위칭)된다. 이 실시예에서, 공통-소스 트랜지스터(106)가 향상된 모드의 n형 MOSFET이기 때문에, 공통-소스 트랜지스터(106)는 공통-소스 트랜지스터(106)의 문턱 전압("V T2 ")값 미만인 게이트-대-소스 전압("V GS2 ")(208)값을 가진 신호를 주입함으로써 스위칭 오프되고, 공통-소스 트랜지스터(106)가 핀치 오프되고 전류(212)(전류(150)의 일부로서 도 2에 도시됨)를 공통-소스 트랜지스터(106)의 드레인(124)으로부터 소스(154)로 전달하지 못한다. 이 실시예에서, V T2 는 활용되는 공통-소스 트랜지스터(106)의 유형에 기초하여 대략 5 내지 7V와 동일할 수도 있다.
공통-소스 트랜지스터(106)의 소스(154)가 접지 연결부(160)에 의해 접지되고 공통-소스 트랜지스터(106)가 온(즉, 온 상태)일 때 작동의 실시예에서, 공통-소스 트랜지스터(106)가 온일 때 드레인-대-소스 전압(210)("V DS ")이 대략 0V와 동일하기 때문에 공통-소스 트랜지스터(106)의 드레인(124)은 소스(154)와 대략 동일하다. 그 결과, 전류(150)가 캐스코드 증폭기(102)를 통해 흐르고 전류(150)가 처음에 공통-게이트 트랜지스터(104)의 드레인(156) 및 소스(122)를 통해 공통-소스 트랜지스터(106)를 향하여 흐른다. 일단 전류(150)가 공통-게이트 트랜지스터(104)의 소스(122)를 통해 흐른다면, 전류(150)의 제1 부분(212)이 공통-소스 트랜지스터(106)의 드레인(124) 및 소스(154)를 통해 접지 연결부(160)로 흐르고 전류(150)의 제2 부분(214)이 신호 경로(128)를 통해 피드백 회로(118)로 흐른다. 일반적으로, 전류(150)의 제1 부분(212)은 전류(150)의 제2 부분(214)보다 더 크다.
V T2 이상인 PWM 전압(206)이 공통-소스 트랜지스터(106)의 게이트(152)에 주입될 때, 공통-소스 트랜지스터(106)가 핀치 오프되고, 제1 오프 상태로 스위칭(즉, 턴 오프)되고, 전류(150)의 제1 부분(212)을 접지 연결부(160)로 전달하는 것을 중단한다. 그 결과, 전류(150)의 제1 부분(212)이 MOSFET(즉, 공통-소스 트랜지스터(106))의 C oss 를 충전하기 시작할 때 공통-소스 트랜지스터(106)의 드레인(124)에서의 드레인-전압(136)이 부동되고 0V(접지 연결부(160)에서의 접지 전압)로부터 더 높은 전압으로 상승하기 시작하고, 공통-소스 트랜지스터(106)의 C oss 의 충전 시간은 드레인-전압(136)의 상승 시간을 좌우한다.
공통-게이트 트랜지스터(104)의 소스(122)가 공통-소스 트랜지스터(106)의 드레인(124)에 직접적으로 그리고 전기적으로 연결되기 때문에 공통-게이트 트랜지스터(104)의 소스(122)에서의 전압이 또한 드레인-전압(136)과 동일하다는 것에 유의한다. 이와 같이, 공통-게이트 트랜지스터(104)의 소스(122)에서의 전압이 또한 상승된다.
이전의 방식에 대해, 게이트(130)가 접지되기 때문에 공통-게이트 트랜지스터(104)의 게이트(130)에서의 게이트-전압(142)은 0V일 것이다. 이것은 V GS (158)가 V T (이 실시예에서 대략 6V) 이상일 때까지 공통-게이트 트랜지스터(104)의 소스(122)의 전압이 게이트-전압(142) 초과인 전압값으로 상승되는 것을 발생시킬 것이다. 일단 공통-게이트 트랜지스터(104)의 소스(122)의 전압이 V T 에 도달한다면, 공통-게이트 트랜지스터(104)는 핀치 오프될 것이고 턴 오프될 것이다. 그러나, 이 과정은 드레인-전압(136)을 V T 로 상승시키기 위해 전류(150)의 제1 부분(212)으로 공통-소스 트랜지스터(106)의 C oss 를 충전하는 데 걸리는 시간 때문에 시간이 좀 걸릴 것이다.
이전의 방식과 달리, 본 개시내용은 공통-소스 트랜지스터(106)의 C oss 를 더 빠르게 충전하여 드레인-전압(136)을 V T 로 상승시킨다. 대신에 장치(100)는 공통-소스 트랜지스터(106)의 드레인(124)에서 상승된 드레인-전압(136)을 감지하고 이에 대응하여 공통-게이트 트랜지스터(104)의 게이트(130)에 주입되는 제1 게이트-전압을 게이트-전압(142)으로서 상승시킨다. 이와 같이, 이어서 제2 게이트-전압이 공통-게이트 트랜지스터(104)의 게이트(130)에 게이트-전압(142)으로서 주입될 때까지 공통-게이트 트랜지스터(104)의 V GS (158)가 V T 초과로 유지되고 공통-게이트 트랜지스터(104)가 온 상태로 유지된다. 제2 게이트-전압은 공통-게이트 트랜지스터의 V T 이상인 크기 값을 가진 전압량만큼 제1 게이트-전압보다 더 작다. 즉, 제1 게이트-전압이 드레인-전압(136)에 대응하고 드레인-전압(136)이 상승함에 따라 상승하기 때문에, 제2 게이트-전압이 제1 게이트-전압 빼기 V T 와 거의 동일한 전압값과 동일하여 결과적으로 발생된 V GS (158)가 적어도 음의 V T (예를 들어, -6V)와 동일해서 공통-게이트 트랜지스터가 핀치 오프되게 할 것이다. 실시예로서, 제2 게이트-전압은 0V와 동일할 수도 있다(즉, 공통-게이트 트랜지스터(104)의 게이트(130)는 접지될 수도 있다). 제1 게이트-전압과 제2 게이트-전압 간에 스위칭함으로써, 장치(100)는 공통-소스 트랜지스터(106)의 C oss 로 하여금 드레인-전압(136)을 충전하고 드레인-전압을 V GS (158)가 음의 V T 와 동일하고 공통-소스 트랜지스터(106)를 핀치 오프하는 것을 발생시키는 게이트-전압(142) 초과의 전압 레벨로 상승시키게 대기하는 것보다 더 빠르게 공통-게이트 트랜지스터(104)를 중단(즉, 제2 오프 상태로 스위칭)하도록 구성된다. 이것은 장치(100) 그리고 이에 대응하여 전력 공급부(148)에 대한 더 낮은 스위칭 손실을 발생시킬 것이다.
일반적으로, 제1 게이트-전압과 제2 게이트-전압 간에 스위칭하여 공통-게이트 트랜지스터(104)를 중단하는 것은 공통-소스 트랜지스터(106)의 드레인-전압(136)의 상승을 감지하고 공통-게이트 트랜지스터(104)의 게이트(130)에 연결되는 구동 회로(144)의 구동 전압(즉, 게이트-전압(142))을 낮게 트리거링하도록 구현될 수도 있는 고속 비교기 회로에 의해 행해질 수도 있다. 또 다른 실시예로서, 장치(100)는 드레인-전압(136)을 감지하지 못하지만, 대신에, 2개의 구동 신호 간의 지연에 의존적인 방법을 활용할 수도 있다. 구동 신호는 사용되는 공통-소스 트랜지스터(106) 및/또는 공통-게이트 트랜지스터(104)의 유형에 기초하여 원하는 스위칭 결과를 얻도록 고정된 지연을 가질 수 있거나 또는 중첩 시간을 찾고 최적의 지연으로 변경함으로써 순응적으로 조정될 수 있다. 이 원하는 결과는 예를 들어, 표준 PWM 신호 입력을 활용하고 원하는 결과를 달성할 수 있는 공통-게이트 트랜지스터(104)에 대한 구동을 지연시킴으로써 달성될 수도 있다. 이 실시예에서, PWM 신호는 공통-소스 트랜지스터(106) 및 공통-게이트 트랜지스터(104)에 대해 구동된다. 추가의 실시예로서, 공통-게이트 트랜지스터(104)는 공통-게이트 트랜지스터(104)의 게이트(130)에 대한 지연에 영향을 주기 위해 저항을 가진 2개의 버퍼 스테이지를 활용할 수도 있다.
도 3을 참조하면, 본 개시내용에 따른 피드백 회로(118)의 구현예의 회로도가 도시된다. 이 실시예에서, 피드백 회로(118)는 제1 전압-분할기(300) 및 임의의 제2 전압-분할기(302)를 포함할 수도 있다. 앞서 논의된 바와 같이, 피드백 회로(118)는 신호 경로(128)를 통해 드레인-전압(136)을 수신하고, 신호 경로(134)를 통해 바이어스 회로(120)로 전달되는 피드백 신호(138)를 생성하는 회로, 컴포넌트, 모듈 또는 디바이스이다. 이 실시예에서, 피드백 회로(118)는 드레인-전압(136)을 수신하고 제1 피드백 신호(304) 및 제2 피드백 신호(306)를 생성하도록 구성되는 회로이다. 피드백 신호(138)는 제1 피드백 신호(304)와 제2 피드백 신호(306) 둘 다를 포함한다. 일반적으로, 제1 피드백 신호(304)는 공통-소스 트랜지스터(106)의 드레인(124)으로부터 피드백 회로(118) 및 신호 경로(134)를 통해 바이어스 회로(120)로 드레인-전압(136)을 전달하는 신호이다. 피드백 회로(118)는 드레인-전압(136)을 수신하고 왜곡 또는 과도한 감쇠 없이 드레인-전압(136)을 바이어스 회로(120)로 신뢰할 수 있게 전달하도록 구성된 버퍼링 회로망(미도시) 또는 다른 회로망을 포함할 수도 있다.
피드백 회로(118)는 또한 드레인-전압(136)을 수신하고 제1 전압-분할기(300)에 의해 제1 공급 전압 V CC (307)를 생성하도록 구성된다. 이어서 V CC (307)는 피드백 신호(138)의 일부인 제2 피드백 신호(306)로서 바이어스 회로(120)로 전달된다. 게다가, 피드백 회로(118)는 또한 드레인-전압(136)을 수신하고 임의의 제2 전압-분할기(302)를 통해 제2 공급 전압 V DD (308)를 생성하도록 구성될 수도 있다. 장치(100)의 설계에 기초하여, 제1 공급 전압 V CC (307) 또는 제2 공급 전압 V DD (308)는 피드백 신호(138)를 통해 바이어스 회로(120)로 전달되는 제2 피드백 신호(306 또는 309)로서 활용될 수도 있다.
이 실시예에서, 임의의 제2 전압-분할기(302)는 배전압 회로(310)의 일부일 수도 있다. 실시예로서, 배전압 회로(310)는 임의의 제2 전압-분할기(302) 및 제1 다이오드 D 1 (312), 제2 다이오드 D 2 (314), 제3 다이오드 D 3 (316) 및 제1 커패시터 C 1 (318)을 포함할 수도 있다. 임의의 제2 전압-분할기(302)는 제1 레지스터 R 1 (320), 제2 레지스터 R 2 (322), 제2 커패시터 C 2 (324) 및 접지 연결부(326)를 포함할 수도 있다. 배전압 회로(310)는 입력 전압(즉, 드레인-전압(136))으로부터 C 1 (318)을 충전하고 배전압 회로(310)의 생성된 출력 전압(즉, V DD (308))이 입력 전압(즉, 드레인-전압(136))의 대략 2배 또는 대신에 임의로 V CC (306)의 대략 2배인 방식으로 이 충전을 스위칭하는 전자 회로이다. 이 실시예에서, 배전압 회로(310)는 전하 펌프 배전압 회로이다. 추가의 실시예로서, 제1 전압-분할기(300)는 제3 레지스터 R 3 (328), 제4 레지스터 R 4 (330) 및 제3 커패시터 C 3 (332) 및 또 다른 접지 연결부(334)를 포함할 수도 있다. 피드백 회로(118)는 또한 신호 경로(128) 및 배전압 회로(310)와 신호 통신하는 제5 레지스터 R 5 (336)를 포함할 수도 있다. 이 실시예에서, V CC (307) 또는 V DD (308)는 바이어스 회로(120) 내 회로, 컴포넌트, 모듈 또는 디바이스를 바이어싱하고/하거나 기준 전압을 제공하도록 활용될 수도 있다. 이 실시예에서, 신호 경로(134)는 드레인-전압(136), V CC (307) 또는 V DD (308) 중 하나로부터의 다수의 신호 경로(340)를 포함할 수도 있다.
도 4에서, 본 개시내용에 따른 바이어스 회로(120)의 구현예의 회로도가 도시된다. 앞서 논의된 바와 같이, 바이어스 회로(120)는 신호 경로(134)를 통해 피드백 신호(136)를 수신하고 바이어스-전압(140)을 생성하는 회로, 컴포넌트, 모듈 또는 디바이스이다. 바이어스 회로(120)는 제1 차동 증폭기(400), 제2 차동 증폭기(402), 제3 차동 증폭기(404) 및 푸시-풀 회로(406)를 포함한다. 이 실시예에서, 제1 차동 증폭기(400)는 제1 피드백 신호(304)에 대해 제2 피드백 신호(306)를 비교하여 캐스코드-감지된-전압(408)을 생성하도록 구성된다. 제2 차동 증폭기(402)는 제1 피드백 신호(304)에 대해 제2 피드백 신호(306)를 비교하여 트리거 전압(410)을 생성하도록 구성된다. 제3 차동 증폭기(404)는 기준 전압(416)에 대해 캐스코드-감지된-전압(408)과 트리거 전압(410)의 결합된 신호(412)를 비교하여 바이어스-전압(140)을 생성하도록 구성된다. 바이어스-전압(140)은 제3 차동 증폭기(404)로부터 출력 신호(414)를 수신한 후 푸시-풀 회로(406)에 의해 생성된다. 이 실시예에서, 제1 차동 증폭기(400), 제2 차동 증폭기(402) 및 제3 차동 증폭기(404)는 각각 제1 작동 증폭기(operational amplifier: "op-amp")(418), 제2 op-amp(420) 및 제3 op-amp(422)를 포함한다.
이 실시예에서, 바이어스 회로(120)는 제6 레지스터 R 6 (424), 제7 레지스터 R 7 (426), 제8 레지스터 R 8 (428), 제9 레지스터 R 9 (430), 제10 레지스터 R 10 (432), 제11 레지스터 R 11 (434), 제12 레지스터 R 12 (436), 제13 레지스터 R 13 (438), 제14 레지스터 R 14 (440), 제15 레지스터 R 15 (442), 제16 R 16 (444), 제1 트랜지스터 Q 1 (446) 및 제2 트랜지스터 Q 2 (448)를 포함한다. 게다가, 이 실시예에서, R 9 (430)는 R 10 (432), 제1 op-amp(418)의 음의 입력 단자(450) 및 제2 op-amp(420)의 양의 입력 단자(452)와 신호 통신한다. R 10 (432)는 또한 접지 연결부(454)와 신호 통신한다. R 6 (424)은 제1 op-amp(418)의 양의 입력 단자(456), R 7 (426) 및 R 11 (434)과 신호 통신한다. R 11 (434)은 제1 op-amp(418)의 양의 입력 단자(456)와 출력 단자(458) 및 R 12 (436)와 신호 통신한다. R 12 (436)는 또한 제1 op-amp(418)의 출력 단자(458)와 신호 통신한다. 제1 op-amp(418)는 V CC (306)에 의해 전력을 공급받고 접지(460)에 연결된다. 부가적으로, R 7 (426)는 제2 op-amp(420)의 음의 입력 단자(462) 및 R 8 (428)와 신호 통신한다. R 8 (428)는 또한 접지 연결부(454)와 신호 통신한다. 제2 op-amp(420)의 출력 단자(464)는 R 13 (438)과 신호 통신한다. 제2 op-amp(420)는 또한 V CC (306)에 의해 전력을 공급받고 접지 연결부(454)에 연결된다. R 12 (436) 및 R 13 (438)은 제3 op-amp(422)의 양의 입력 단자(466) 및 R 14 (440)와 신호 통신한다. R 14 (440)는 또한 접지 연결부(454)와 신호 통신한다. 제3 op-amp(422)는 기준 소스(468)에 의해 전력을 공급받고 접지 연결부(454)에 연결된다. R 15 (442)는 기준 소스(468), 제3 op-amp(422)의 음의 입력 단자(470) 및 R 16 (444)과 신호 통신한다. R 16 (444)은 또한 접지 연결부(454)와 신호 통신한다.
제3 op-amp(422)의 출력 단자(472)는 푸시-풀 회로(406) 내 Q 1 (446)의 기저부(474)와 Q 2 (448)의 기저부(476) 둘 다와 신호 통신한다. 이 실시예에서, Q 1 (446)은 npn형 BJT 트랜지스터이고 Q 2 (448)는 pnp형 BJT 트랜지스터이고 Q 1 (446)과 Q 2 (448)는 이미터 팔로워(emitter follower)로서 구성된다. 이 실시예에서, Q 1 (446)의 수집기(478)는 기준 소스(468)와 신호 통신하고 Q 2 (448)의 수집기(480)는 접지 연결부(482)와 신호 통신한다. Q 1 (446)의 이미터(484)와 Q 2 (448)의 이미터(486)는 신호 경로(132)를 통해 서로 그리고 구동 회로(144)와 신호 통신한다. 작동 시, 푸시-풀 회로(406)는 제3 op-amp(422)로부터 출력 신호(414)를 수신하고 신호 경로(132)를 통해 구동 회로(144)로 전달되는 바이어스-전압(140)을 생성한다.
도 5에서, 본 개시내용에 따른 구동 회로(144)의 구현예의 회로도가 도시된다. 이 실시예에서, 구동 회로(144)는 신호 경로(132)를 통해 바이어스 회로(120) 그리고 신호 경로(141)를 통해 공통-게이트 트랜지스터(104)의 게이트(130)와 신호 통신하는 스위치(500)를 포함한다. 스위치(500)는 제1 게이트-전압(502)과 제2 게이트-전압(504)을 수신하고 이들 간에 전환하여 신호 경로(141)를 통해 공통-게이트 트랜지스터(104)의 게이트(130)에 주입되는 게이트-전압(142)을 생성하도록 구성된다. 이 실시예에서, 제1 게이트-전압(502)은 바이어스-전압(140)과 동일하고 제2 게이트-전압(504)은 접지(506)로 설정된다.
작동의 실시예에서, 공통-소스 트랜지스터(106)가 제1 오프 상태로 스위칭될 때 스위치(500)가 제1 게이트-전압(502)을 선택하여 게이트-전압(142)으로서 공통-게이트 트랜지스터(104)의 게이트(130)에 주입하여 게이트-전압(142)이 공통-소스 트랜지스터(106)의 드레인(124)에서의 드레인-전압(136)의 전압의 상승에 대응하여 상승하게 한다. 이어서 스위치(500)가 제2 게이트-전압(504)을 선택하여 게이트-전압(142)으로서 공통-게이트 트랜지스터(104)의 게이트(130)에 주입하여 공통-게이트 트랜지스터(104)를 턴 오프(즉, 제2 오프 상태로 스위칭)한다.
이 실시예에서, 공통-게이트 트랜지스터(104)를 위한 캐스코드 증폭기(102) 구동기(즉, 게이트-전압(142))는 독립적이고 오직 공통-소스 트랜지스터(106)의 스위칭에 기초하여 제어된다. 실시예로서, 이것은 2개의 방식에 의해 달성될 수 있다: 1) 공통-소스 트랜지스터(106)의 드레인(124)의 드레인-전압(136)을 모니터링하고 미리 결정된 레벨에서, 공통-게이트 트랜지스터(104)의 게이트(130)의 풀 다운 전압을 트리거링하는 것; 2) 게이트(130)에서 2개의 게이트-전압(142) 신호(중첩) 간의 간단한 지연을 활용하여 동일한 결과를 달성하는 것.
도 6A를 참조하면, 본 개시내용에 따른 전압 대 시간의 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압의 플롯(600)의 그래프가 도시된다. 이 실시예에서, 수직축(602)은 V의 크기를 나타내고 수평축(604)은 마이크로초("㎲")의 시간을 나타내며 수직축(602)은 0 내지 400V의 범위이고 수평축(604)은 51.200 내지 51.250㎲의 범위이다. 이 실시예에서, 구동 회로(144)의 스위치(500)는 끊임없이 오직 공통-게이트 트랜지스터(104)의 게이트(130)에 주입되는 게이트-전압(142)에 대한 제2 게이트-전압(504)(제2 게이트-전압(504)은 접지(506)임)을 선택하고 제1 게이트-전압(502)을 선택하지 않는다. 이 실시예에서, 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압은 대략 51.232㎲까지 대략 0V이고, 드레인-전압은 대략 51.238㎲에서 대략 400V로 증가하기 시작한다. 이 실시예에서, 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압의 상승 시간은 대략 6.4나노초("㎱")이다.
도 6B에서, 본 개시내용에 따른 전압 대 시간의 PWM 소스(164)의 제1 플롯(606), 공통-소스 트랜지스터(106)의 드레인-전압(136)의 제2 플롯(608) 및 공통-게이트 트랜지스터(104)의 게이트(130)에서의 게이트-전압(142)의 제3 플롯(610)의 그래프가 도시된다. 도 6A와 유사하게, 이 실시예에서, 수직축(612)은 V의 크기를 나타내고 수평축(604)은 마이크로초("㎲")의 시간을 나타내며 수직축(612)은 -0.6 내지 6.6V의 범위이고 수평축(604)은 51.200 내지 51.250㎲의 범위이다. 이 실시예에서, PWM 소스(164)의 제1 플롯(606)은 51.200㎲에서 대략 5.2V로 시작하고 이어서 대략 51.210㎲ 후 0V로 강하된다. 그 결과 공통-소스 트랜지스터(106)의 드레인-전압(136)의 제2 플롯(608)은 0V에서 시작하고 이어서 드레인-전압(136)이 대략 6V에 도달할 때까지 대략 51.214㎲에서 상승하기 시작한다. 이 실시예에서, 제3 플롯(610)은 공통-게이트 트랜지스터(104)의 게이트(130)가 접지되기 때문에 게이트-전압(142)이 0V로 유지되는 것을 도시한다.
도 7A에서, 본 개시내용에 따른 전압 대 시간의 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압의 또 다른 플롯(700)의 그래프가 도시된다. 이 실시예에서, 수직축(702)은 V의 크기를 나타내고 수평축(704)은 마이크로초의 시간을 나타내며 수직축(702)은 0 내지 440V의 범위이고 수평축(704)은 51.200 내지 51.250㎲의 범위이다. 이 실시예에서, 구동 회로(144)의 스위치(500)는 도 1 내지 도 5와 관련하여 설명된 바와 같이 바이어스-전압(140)에 기초하여 공통-게이트 트랜지스터(104)의 게이트(130)에 주입되는 게이트-전압(142)에 대한 제1 게이트-전압(502)과 제2 게이트-전압(504)(제2 게이트-전압(504)은 접지(506)임) 둘 다를 선택한다. 이 실시예에서, 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압은 대략 51.2368㎲까지 대략 0V이고, 드레인-전압은 대략 51.242㎲에서 대략 400V로 증가하기 시작한다. 이 실시예에서, 공통-게이트 트랜지스터(104)의 드레인(156)에서의 드레인-전압의 상승 시간은 대략 5.2㎱이고, 이는 도 6A 및 도 6B의 실시예에 도시된 6.4㎱보다 약 20% 적은 스위칭 시간이다. 이 스위칭 시간의 감소는 감소된 스위칭 손실을 발생시킨다.
도 7B에서, 본 개시내용에 따른 전압 대 시간의 PWM 소스(164)의 또 다른 제1 플롯(706), 공통-소스 트랜지스터(106)의 드레인-전압(136)의 또 다른 제2 플롯(708) 및 공통-게이트 트랜지스터(104)의 게이트(130)에서의 게이트-전압(142)의 또 다른 제3 플롯(710)의 그래프가 도시된다. 도 7A와 유사하게, 이 실시예에서, 수직축(712)은 V의 크기를 나타내고 수평축(704)은 마이크로초의 시간을 나타내며 수직축(712)은 -0.6 내지 6.6V의 범위이고 수평축(704)은 51.200 내지 51.250㎲의 범위이다. 이 실시예에서, PWM 소스(164)의 제1 플롯(706)은 51.200㎲에서 대략 4.9V로 시작하고 이어서 대략 51.210㎲ 후 0V로 강하된다. 그 결과 공통-소스 트랜지스터(106)의 드레인-전압(136)의 제2 플롯(708)은 0V에서 시작하고 이어서 드레인-전압(136)이 대략 6.0V에 도달할 때까지 대략 51.214㎲에서 상승하기 시작한다. 도 6A 및 도 6B에 도시된 실시예와 달리, 이 실시예에서, 제3 플롯(710)은 게이트-전압(142)이 대략 51.226㎲까지 0V로 유지되고 제1 게이트-전압(502)이 대략 2.9V로 상승하기 시작하고 이어서 51.236㎲에서 2.0V 내지 대략 2.5V 간에 변경되고 스위치(500)가 제2 게이트-전압(504)을 선택하고 게이트-전압(142)이 대략 51.238㎲에서 -0.6V로 강하되고 이어서 0V와 같은 레벨로 상승하기 시작하는 것을 도시한다.
도 8을 참조하면, 본 개시내용에 따른 장치(100)에 의해 수행되는 방법(800)의 구현예의 흐름도가 도시된다. 방법(800)은 공통-소스 트랜지스터(106)를 제1 오프 상태로 스위칭함(802)으로써 시작되고, 드레인-전압(136)은 공통-소스 트랜지스터(106)를 제1 오프 상태로 스위칭하는 것에 응답하여 공통-소스 트랜지스터(106)의 드레인(124)에서 증가된다. 이어서 방법(800)은 바이어스 회로(120)에 의해 드레인-전압(136)으로부터 바이어스-전압(140)을 생성하는 단계(804) 및 공통-게이트 트랜지스터(104)의 게이트(130)에 제1 게이트-전압(502)을 주입하는 단계(806)를 포함한다. 다시, 제1 게이트-전압(502)은 바이어스-전압(140)과 관련되고 제1 게이트-전압(502)은 드레인-전압(136)이 증가됨에 따라 증가된다. 이어서 방법(800)은 공통-게이트 트랜지스터(104)의 게이트(130)에 제2 게이트-전압(504)을 주입하는 단계(810) 및 공통-게이트 트랜지스터(104)의 게이트(130)에 제2 게이트-전압(504)을 주입하는 것에 응답하여 공통-게이트 트랜지스터(104)를 제2 오프 상태로 스위칭하는 단계(812)를 더 포함한다.
본 발명의 다양한 양상 또는 세부사항은 본 발명의 범위를 벗어나는 일 없이 변경될 수도 있다는 것이 이해될 것이다. 이것은 총망라하지 않으며 청구된 발명을 개시된 정확한 형태로 제한하지 않는다. 게다가, 전술한 설명은 제한을 위한 것이 아니라 단지 예시를 위한 것이다. 수정 및 변형이 위의 설명에 비추어 가능하거나 또는 본 발명의 실시로부터 획득될 수도 있다. 청구범위 및 이의 등가물은 본 발명의 범위를 획정한다.
일부 대안적인 구현예에서, 블록에 언급된 기능 또는 기능들이 도면에 언급된 순서와 다르게 발생할 수도 있다. 예를 들어, 일부 경우에, 연속적으로 도시된 2개의 블록은 실질적으로 동시에 실행될 수도 있거나 또는 블록은 때때로 수반되는 기능에 따라, 반대 순서로 실행될 수도 있다. 또한, 다른 블록이 흐름도 또는 블록도에서 예시된 블록에 더하여 추가될 수도 있다.
상이한 구현예의 설명은 예시 및 설정의 목적을 위해 제시되었으며, 총망라하거나 또는 실시예를 개시된 형태로 제한하는 것으로 의도되지 않는다. 많은 수정 및 변형이 당업자에게 명백할 것이다.　게다가, 상이한 구현예는 다른 바람직한 실시예에 비해 상이한 특징을 제공할 수도 있다. 선택된 실시예 또는 실시예들은 실시예의 원리, 실제 적용을 가장 잘 설명하기 위해 그리고 다른 분야의 당업자로 하여금 고려된 특정한 사용에 적합한 바와 같은 다양한 수정을 갖는 다양한 실시예에 대하여 본 개시내용을 이해하게 하기 위해 선택되고 설명되었다.
게다가, 개시된 발명의 구현예에　대한 참조가 상세하게 이루어졌고, 그 중 하나 이상의 실시예가 첨부 도면에 도시되어 있다. 각각의 실시예는 본 기술의 제한이 아니라 본 기술의 설명에 의해 제공되었다. 실제로, 본 명세서가 본 발명의 특정한 구현예에 대하여 상세히 설명되었지만, 당업자라면 전술한 내용의 이해를 달성할 때, 이 구현예에 대한 대안, 변형 및 등가물을 손쉽게 고려할 수도 있다는 것을 이해할 것이다. 예를 들어, 하나의 구현예의 일부로서 예시되거나 또는 설명되는 특징은 추가의 구현예를 생성하기 위해 또 다른 구현예와 함께 사용될 수도 있다. 따라서, 본 주제가 첨부된 청구범위 및 이의 등가물의 범위 내의 모든 이러한 수정 및 변형을 포함하는 것으로 의도된다. 본 발명에 대한 이러한 그리고 다른 수정 및 변형은 본 발명의 범위로부터 벗어나는 일 없이 당업자에 실시될 수도 있고, 이는 첨부된 청구범위에 더 구체적으로 제시된다. 게다가, 당업자는 전술한 설명이 단지 예시적이고, 본 발명을 제한하도록 의도되지 않는 것을 이해할 것이다.

Claims (20)

  1. 공통-게이트 트랜지스터 및 공통-소스 트랜지스터를 가진 캐스코드 증폭기(cascode amplifier)를 턴 오프하기 위한 장치로서,
    상기 캐스코드 증폭기로서, 상기 공통-게이트 트랜지스터의 소스가 상기 공통-소스 트랜지스터의 드레인과 신호 통신하는, 상기 캐스코드 증폭기;
    상기 공통-게이트 트랜지스터의 상기 소스 및 상기 공통-소스 트랜지스터의 상기 드레인과 신호 통신하는 피드백 회로로서,
    상기 피드백 회로는 상기 공통-소스 트랜지스터가 제1 오프 상태로 스위칭될 때 상기 공통-소스 트랜지스터의 상기 드레인으로부터 드레인-전압을 수신하고 제1 피드백 신호를 생성하도록 구성되고,
    상기 드레인-전압은 상기 공통-게이트 트랜지스터의 소스 전압과 동일하고, 그리고
    상기 드레인-전압은 상기 공통-소스 트랜지스터를 상기 제1 오프 상태로 스위칭하는 것에 응답하여 증가되는, 상기 피드백 회로; 및
    상기 공통-게이트 트랜지스터의 게이트 및 상기 피드백 회로와 신호 통신하는 바이어스 회로를 포함하되, 상기 바이어스 회로는 상기 제1 피드백 신호를 수신하고 바이어스-전압을 생성하도록 구성되고 상기 제1 게이트-전압은 상기 바이어스-전압으로부터 생성되고,
    상기 캐스코드 증폭기는 상기 공통-게이트 트랜지스터의 상기 게이트에서 상기 제1 게이트-전압을 수신하도록 구성되고, 상기 제1 게이트-전압은 상기 드레인-전압이 증가됨에 따라 증가되고,
    상기 캐스코드 증폭기는 상기 공통-게이트 트랜지스터의 상기 게이트에서 제2 게이트-전압을 수신하도록 더 구성되고, 그리고
    상기 공통-게이트 트랜지스터는 상기 공통-게이트 트랜지스터의 상기 게이트에서 상기 제2 게이트-전압을 수신하는 것에 응답하여 제2 오프 상태로 스위칭하도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 공통-소스 트랜지스터의 게이트는 펄스 신호 소스와 신호 통신하는, 장치.
  3. 제1항에 있어서, 상기 제2 게이트-전압은 상기 공통-게이트 트랜지스터의 문턱 전압값 이상인 크기 값을 가진 전압량만큼 상기 제1 게이트-전압보다 작은, 장치.
  4. 제1항에 있어서, 상기 제2 게이트-전압은 접지와 동일한, 장치.
  5. 제1항에 있어서, 상기 바이어스 회로와 상기 공통-게이트 트랜지스터의 상기 게이트 둘 다와 신호 통신하는 구동 회로를 더 포함하되, 상기 구동 회로는 상기 바이어스-전압을 수신하고, 상기 제1 게이트-전압과 상기 제2 게이트-전압을 생성하고, 상기 제1 게이트-전압과 상기 제2 게이트-전압을 상기 공통-게이트 트랜지스터의 상기 게이트에 주입하도록 구성되는, 장치.
  6. 제5항에 있어서, 상기 구동 회로는 상기 제1 게이트-전압과 상기 제2 게이트-전압 간에 스위칭하도록 구성되는 스위치를 포함하는, 장치.
  7. 제6항에 있어서, 상기 스위치는 푸시-풀 회로를 포함하는, 장치.
  8. 제1항에 있어서,
    상기 피드백 회로는 상기 공통-게이트 트랜지스터의 상기 소스 및 상기 공통-소스 트랜지스터의 상기 드레인과 신호 통신하는 배전압 회로(voltage-doubler circuit)를 포함하고,
    상기 배전압 회로는 상기 공통-소스 트랜지스터의 상기 드레인으로부터 상기 드레인-전압을 수신하고 제2 피드백 신호를 생성하도록 구성되고, 그리고
    상기 제2 피드백 신호는 상기 드레인-전압의 대략 2배와 동일한 전압값을 갖는, 장치.
  9. 제8항에 있어서, 상기 바이어스 회로는,
    상기 제1 피드백 신호에 대해 상기 제2 피드백 신호를 비교하여 캐스코드-감지된-전압을 생성하도록 구성되는 제1 차동 증폭기,
    상기 제1 피드백 신호에 대해 상기 제2 피드백 신호를 비교하여 트리거 전압을 생성하도록 구성되는 제2 차동 증폭기, 및
    기준 전압에 대해 상기 캐스코드-감지된-전압과 상기 트리거 전압의 결합된 신호를 비교하여 상기 바이어스-전압을 생성하도록 구성되는 제3 차동 증폭기를 포함하는, 장치.
  10. 제9항에 있어서, 상기 제1 차동 증폭기, 상기 제2 차동 증폭기 및 상기 제3 차동 증폭기 각각은 작동 증폭기를 포함하는, 장치.
  11. 제10항에 있어서, 상기 바이어스 회로와 상기 공통-게이트 트랜지스터의 상기 게이트 둘 다와 신호 통신하는 구동 회로를 더 포함하되, 상기 구동 회로는 상기 바이어스-전압을 수신하고, 상기 제1 게이트-전압과 상기 제2 게이트-전압을 생성하고, 상기 제1 게이트-전압 또는 상기 제2 게이트-전압을 상기 공통-게이트 트랜지스터의 상기 게이트에 주입하도록 구성되는, 장치.
  12. 제1항에 있어서, 상기 공통-게이트 트랜지스터는 접합 전계-효과 트랜지스터인, 장치.
  13. 제12항에 있어서, 상기 공통-소스 트랜지스터는 금속-산화물-반도체 전계-효과 트랜지스터인, 장치.
  14. 캐스코드 증폭기, 피드백 회로 및 바이어스 회로를 가진 장치의 캐스코드 증폭기를 턴 오프하기 위한 방법으로서, 상기 캐스코드 증폭기는 공통-게이트 트랜지스터 및 공통-소스 트랜지스터를 갖고, 상기 공통-소스 트랜지스터의 드레인은 상기 공통-게이트 트랜지스터의 소스와 신호 통신하되,
    상기 공통-소스 트랜지스터를 제1 오프 상태로 스위칭하는 단계로서, 상기 공통-소스 트랜지스터를 상기 제1 오프 상태로 스위칭하는 것에 응답하여 상기 공통-소스 트랜지스터의 상기 드레인에서의 드레인-전압이 증가되는, 상기 스위칭하는 단계;
    상기 바이어스 회로에 의해 상기 드레인-전압으로부터 바이어스-전압을 생성하는 단계;
    상기 공통-게이트 트랜지스터의 게이트에 제1 게이트-전압을 주입하는 단계로서, 상기 제1 게이트-전압은 상기 바이어스-전압과 관련되고 상기 제1 게이트-전압은 상기 드레인-전압이 증가됨에 따라 증가되는, 상기 주입하는 단계;
    상기 공통-게이트 트랜지스터의 상기 게이트에 제2 게이트-전압을 주입하는 단계; 및
    상기 공통-게이트 트랜지스터의 상기 게이트에 상기 제2 게이트-전압을 주입하는 것에 응답하여 상기 공통-게이트 트랜지스터를 제2 오프 상태로 스위칭하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 제1 게이트-전압은 상기 바이어스-전압인, 방법.
  16. 제14항에 있어서, 상기 피드백 회로에 의해 상기 공통-소스 트랜지스터의 상기 드레인으로부터 상기 드레인-전압을 수신하는 단계, 및 이에 응답하여, 피드백 신호를 생성하는 단계를 더 포함하되, 상기 드레인-전압으로부터 상기 바이어스-전압을 생성하는 것은 상기 바이어스 회로에 의해 상기 피드백 신호로부터 상기 바이어스-전압을 생성하는 것을 포함하는, 방법.
  17. 제16항에 있어서, 상기 제2 게이트-전압은 상기 공통-게이트 트랜지스터의 문턱 전압값 이상인 크기 값을 가진 전압량만큼 상기 제1 게이트-전압보다 작은, 방법.
  18. 제17항에 있어서, 상기 제2 게이트-전압은 상기 드레인-전압과 관계 없고 접지 전압과 대략 동일한, 방법.
  19. 제18항에 있어서, 상기 바이어스 회로에 의해 상기 바이어스-전압을 생성하는 것은 상기 캐스코드 증폭기의 상기 공통-소스 트랜지스터의 상기 드레인에서 상기 드레인-전압을 감지하는 것을 포함하는, 방법.
  20. 제19항에 있어서, 감지하는 것은 기준 전압에 대해 상기 피드백 신호를 비교하는 것을 포함하는, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112953416B (zh) * 2021-03-12 2023-12-12 上海旦迪通信技术有限公司 一种宽工作电压的cmos射频放大器
CN113890491B (zh) * 2021-12-03 2022-03-25 南京燧锐科技有限公司 一种低漏电放大器偏置电路

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4241316A (en) * 1979-01-18 1980-12-23 Lawrence Kavanau Field effect transconductance amplifiers
US4463385A (en) * 1982-07-01 1984-07-31 Rca Corporation Kinescope black level current sensing apparatus
US4584596A (en) * 1984-04-13 1986-04-22 Rca Corporation Television receiver alignment system
US4660093A (en) * 1986-05-09 1987-04-21 Rca Corporation Television receiver with delayed display
US5061903A (en) * 1990-02-27 1991-10-29 Grumman Aerospace Corporation High voltage modified cascode circuit
US5748040A (en) * 1995-07-17 1998-05-05 Crystal Semiconductor Corporation Fully differential high gain cascode amplifier
US6184750B1 (en) 1999-05-27 2001-02-06 Gain Technology, Inc. Control circuit driven by a differential input voltage and method for controlling same
US6891433B2 (en) 2003-07-11 2005-05-10 Linear Technologies Corporation Low voltage high gain amplifier circuits
US7151412B2 (en) * 2004-08-30 2006-12-19 Bae Systems Information And Electronic Systems Integration Inc. Sliding cascode circuit
US7345894B2 (en) * 2005-09-27 2008-03-18 Carl Sawtell Cascode switch power supply
US20070170897A1 (en) 2006-01-26 2007-07-26 Advanced Analogic Technologies, Inc. High-Frequency Power MESFET Buck Switching Power Supply
KR100870895B1 (ko) 2006-09-20 2008-11-28 한국과학기술원 캐스코드 증폭단
US7768352B2 (en) 2007-12-14 2010-08-03 Marvell World Trade Ltd. High-speed, multi-stage class AB amplifiers
US7560994B1 (en) 2008-01-03 2009-07-14 Samsung Electro-Mechanics Company Systems and methods for cascode switching power amplifiers
TWI350648B (en) * 2008-04-30 2011-10-11 Realtek Semiconductor Corp Power amplifier, and power amplifier circuit
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
JP5296809B2 (ja) 2009-01-13 2013-09-25 パナソニック株式会社 可変利得増幅器およびそれを備えた高周波信号受信装置
FR2959077B1 (fr) 2010-04-19 2012-08-17 Alcatel Lucent Amplificateur a faible facteur de bruit, a gain variable et de puissance
US8310281B2 (en) 2010-11-30 2012-11-13 Infineon Technologies Ag System and method for driving a cascode switch
US20120262220A1 (en) 2011-04-13 2012-10-18 Semisouth Laboratories, Inc. Cascode switches including normally-off and normally-on devices and circuits comprising the switches
US8981673B2 (en) * 2012-03-12 2015-03-17 Cree, Inc. Power supply that maintains auxiliary bias within target range
US9444416B1 (en) * 2013-06-18 2016-09-13 Macom Technology Solutions Holdings, Inc. Broadband amplifier topology with current shutdown
JP6237038B2 (ja) 2013-09-20 2017-11-29 富士通株式会社 カスコードトランジスタ及びカスコードトランジスタの制御方法
JP6204772B2 (ja) 2013-09-20 2017-09-27 株式会社東芝 カスコード増幅器
US9735238B2 (en) 2014-01-15 2017-08-15 Virginia Tech Intellectual Properties, Inc. Avoiding internal switching loss in soft switching cascode structure device
US10340851B2 (en) * 2014-04-22 2019-07-02 Qualcomm Incorporated Differential cascode amplifier with selectively coupled gate terminals
US9083343B1 (en) 2014-05-28 2015-07-14 United Silicon Carbide, Inc. Cascode switching circuit
US9479159B2 (en) * 2014-08-29 2016-10-25 Infineon Technologies Austria Ag System and method for a switch having a normally-on transistor and a normally-off transistor
US9614496B1 (en) * 2015-11-24 2017-04-04 Analog Devices, Inc. Filter circuits with emitter follower transistors and servo loops
US9912301B2 (en) * 2016-04-12 2018-03-06 City University Of Hong Kong Facilitation of increased bandwidth for a low noise amplifier
US10211795B2 (en) * 2016-07-21 2019-02-19 Skyworks Solutions, Inc. Impedance transformation circuit and overload protection for low noise amplifier
KR101798042B1 (ko) 2016-09-30 2017-11-16 성균관대학교산학협력단 Dpdt 스위치
KR102080655B1 (ko) * 2018-05-03 2020-02-24 삼성전기주식회사 위상 보상 기능을 갖는 가변이득 저잡음 증폭장치
US10587225B2 (en) * 2018-07-24 2020-03-10 Psemi Corporation Transient stabilized cascode biasing
US10503187B1 (en) * 2018-11-01 2019-12-10 Silanna Asia Pte Ltd Apparatus for regulating a bias-voltage of a switching power supply
US10992266B2 (en) * 2019-03-26 2021-04-27 Advanced Semiconductor Engineering, Inc. Cascode amplifier bias
US11336239B2 (en) * 2019-05-27 2022-05-17 Kabushiki Kaisha Toshiba High-frequency amplifier circuit
US11133782B2 (en) * 2019-09-06 2021-09-28 Psemi Corporation Bias techniques for amplifiers with mixed polarity transistor stacks
US10938349B1 (en) * 2019-11-22 2021-03-02 Psemi Corporation Turn on time acceleration of a cascode amplifier
US11262782B2 (en) * 2020-04-29 2022-03-01 Analog Devices, Inc. Current mirror arrangements with semi-cascoding
GB2607005A (en) * 2021-05-14 2022-11-30 Nordic Semiconductor Asa Rf amplifier with a cascode device
US20220407469A1 (en) * 2021-06-17 2022-12-22 Psemi Corporation Stacked multi-stage programmable lna architecture

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Publication number Publication date
TW202042497A (zh) 2020-11-16
CN113261201A (zh) 2021-08-13
US20230086201A1 (en) 2023-03-23
US20200220500A1 (en) 2020-07-09
US20210083626A1 (en) 2021-03-18
CN113261201B (zh) 2023-12-12
WO2020144554A1 (en) 2020-07-16
US11527998B2 (en) 2022-12-13
US20230387858A1 (en) 2023-11-30
US10862429B2 (en) 2020-12-08
US11777450B2 (en) 2023-10-03

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