KR100870895B1

KR100870895B1 - 캐스코드 증폭단

Info

Publication number: KR100870895B1
Application number: KR1020060091230A
Authority: KR
Inventors: 홍성철; 박창근
Original assignee: 한국과학기술원
Priority date: 2006-09-20
Filing date: 2006-09-20
Publication date: 2008-11-28
Also published as: KR20080026335A

Abstract

본 발명은 고주파 회로의 신뢰성을 향상 시킬 수 있는 캐스코드 증폭단에 관한 것으로서, 보다 상세하게는 고주파 회로 내에서 증폭단을 캐스코드(Cascode) 구조로 형성하고, 과도한 전원 전압이 인가되었을 경우, 회로 내의 전류를 감소 시켜 회로내의 과도한 전압 강하를 방지 할 목적으로, 캐스코드 구조로 된 증폭단의 저항 성분을 증가시키는 게이트 전압 제어 회로를 구비한다. 본 발명에 따르면, 고주파 회로 구조의 변경 없이도 신뢰성을 향상 시킬 수 있는 이점이 있다.

캐스코드, 증폭단, 신뢰성, 게이트 전압 제어기, 항복전압

Description

캐스코드 증폭단{Cascode Amplifier}

도 1은 현재 집적 회로의 설계에 가장 흔히 사용되는 NMOS의 구성을 나타내는 도면;

도 2의 (a)는 NMOS 소자를 이용한 일반적인 종래기술의 증폭단 구조를 나타낸 도면이며, 도 2의 (b)는 캐스코드 구조를 채택한 종래기술의 증폭단 구조를 나타낸 도면;

도 3은 복수개의 NMOS를 사용한 캐스코드 구조로 된 종래기술의 증폭단의 개략적인 구조를 나타낸 회로 구성도;

도 4는 본 발명의 증폭단의 동작원리에 대한 이해를 돕기 위한 것으로서, 종래기술에 따른 일반적인 캐스코드 구조의 E-급 출력단의 동작원리를 나타낸 도면;

도 5는 신뢰성 확보를 위한 본 발명의 캐스코드 증폭단을 설명하기 위한 것으로서, (a)는 본 발명의 캐스코드 증폭단의 회로 구조를, (b)는 이의 동작 원리를 나타낸 그래프;

도 6은 본 발명에 의한 게이트 전압 제어기의 일 예로서, (a)는 회로 구성도이고, (b)는 상기 게이트 전압 제어기에 의해 제어되는 게이트 전압(V_CTRL)을 나타낸 그래프; 및

도 7은 본 발명에 의한 게이트 전압 제어기의 동작을 컴퓨터 모사를 통하여 확인한 결과 그래프이다.

* 도면 중의 주요 부분에 대한 부호 설명 *

10: NMOS

301: 입력 신호 증폭용 능동 소자

302: 전압 강하용 능동 소자

401, 501: 공통-게이트 트랜지스터

550: 게이트 전압 제어기

601: 게이트 전압 제어기용 NMOS

본 발명은 캐스코드 증폭단에 관한 것으로서, 보다 상세하게는 고주파 회로 내에서 증폭단을 캐스코드(Cascode) 구조로 형성하고, 과도한 전원 전압이 인가되었을 경우, 회로내의 전류를 감소 시켜 회로내의 과도한 전압 강하를 방지하도록, 캐스코드 구조로 만든 증폭단에 관한 것이다.

현재 고주파 소자를 형성하기 위한 공정 기술의 발달은 회로의 동작 주파수 를 높여 회로의 집적도를 높이고, 이에 따라 고주파 회로의 생산 단가를 점점 더 낮추는 추세에 있다. 또한 이러한 공정 기술의 발달은 낮은 전원 전압의 사용을 용이하게 하여 저 전력 소모 특성을 가지는 고주파 회로를 구현 가능하게 하였다.

하지만 이러한 공정 기술의 발달에 의한 고주파 소자는 낮은 항복 전압 특성을 가지게 되어 점점 더 회로의 신뢰성을 취약하게 하고 있다. 이러한 낮은 신뢰성을 가지는 소자는 회로 내에서 동작 시간에 따라 점점 특성의 변화를 야기하고 이에 따라 설계자가 의도 했던 기능을 수행 할 수 없게 된다. 특히, 무선 통신 시스템용으로 사용되는 고주파 전력 증폭기의 경우, 큰 출력 전력 내기 위하여 회로 내에서 발생하는 고주파 신호의 최고 전압은 이론적으로 전원 전압의 3배 이상이 된다. 이러한 높은 전압은 회로내의 능동 소자의 신뢰성을 더욱 더 약화 시킨다. 또한 일반적으로 현재 사용되는 단말기의 밧데리에서 공급 되는 전원 전압은 3.3 V 이나, 밧데리의 충전 직후의 전원 전압은 4.2 V 에 달한다. 따라서, 상용화를 위한 고주파 전력 증폭기는 4.2 V의 전원 전압 조건에서도 신뢰성을 지녀야 한다.

이러한 신뢰성의 확보를 위하여, 일반적인 고주파 전력 증폭기는 캐스코드 구조를 사용한다. 도 1은 현재 집적 회로의 설계에 가장 흔히 사용되는 NMOS(10)를 나타내고 있다. 이러한 NMOS(10) 소자는 본 발명의 대상인 고주파 전력 증폭기에도 주요한 부품으로 사용된다.

도 2의 (a)는 NMOS 소자를 이용한 일반적인 종래기술의 증폭단 구조를 나타내고 있고, 도 2의 (b)는 캐스코드 구조를 채택한 종래기술의 증폭단 구조를 보이고 있다. 도 2의 (a) 및 (b)에서, RF_IN은 고주파 입력 신호, RF_OUT은 고주파 출력 신 호, V_DD는 전원전압, V_GATE는 게이트 전압을 각각 나타낸다. 만약 도 2의 (a) 및 (b)와 같은 증폭단을 이용하여 E-급 출력단을 형성 하고, 전원 전압(VDD)이 3.3 V라고 한다면, Vdrain1(증폭단을 구성하는 전체 NMOS의 드레인과 소스 사이의 전압)의 최고값은 약 9 V 정도가 된다. 현재 흔히 사용되고 있는 0.18㎛ NMOS의 경우는 드레인과 소스 사이의 항복 전압은 약 5 V정도이다. 따라서 9 V 이상의 Vdrain1 전압은 소자의 항복 전압을 훨씬 넘게 되어 도 2의 (a)와 같은 증폭단 구조는 실제 고주파 전력 증폭기에 적용하기가 어렵다. 하지만, 도 2의 (b)와 같이 증폭단이 캐스코드 구조를 이룰 경우에는 9 V의 Vdrain1 전압이 소자 각각에 나눠지게 된다. 따라서 도 2의 (b)의 경우 각 소자의 드레인과 소스 사이의 전압 강하는 4.5 V가 되어, 0.18㎛ 공정을 이용한 NMOS의 항복 전압을 넘어가지 않게 된다.

하지만 앞서 언급 한 것과 같이 단말기의 밧데리 충전 직후의 전원 전압은 4.2 V에 달하는데, 이 경우는 도 2의 (b)와 같은 2개의 NMOS를 연결한 캐스코드 구조를 사용하더라도 각 소자의 항복 전압을 넘는 회로 동작을 할 가능성이 매우 높다.

이에 이러한 문제점을 해결하기 위한 종래 기술로는 도 3과 같이 능동 소자를 더 많이 사용한 캐스코드 구조가 있다. 도 3의 (a)와 (b)는 복수개의 NMOS를 사용한 캐스코드 구조로 된 증폭단의 개략적인 구조를 나타낸 회로 구성도들이다. 와트(Watt)급 출력 전력을 가지는 전력 증폭기에 사용되는 능동 소자는 저 잡음 증폭기나, 발진기 또는 체배기와 같은 회로에 사용되는 능동 소자에 비하여 그 크기가 매우 크다. 따라서 상기 복수개의 능동 소자를 이용한 캐스코드 구조를 전력 증폭 기에 사용 할 경우, 집적 회로의 크기가 매우 증가하게 되어 레이아웃(layout)을 구성하기 매우 힘들어 지고, 회로의 단가가 올라가는 문제점이 있다. 또한, 도 3의 (b)에 의한 증폭단에서 실제 입력 신호를 증폭 해주는 역할을 하는 능동 소자는 301이고, 302를 구성하고 있는 능동 소자들은 단지 높은 NMOS의 드레인-소스 간의 전압 강하를 줄여 주는 역할을 한다. 따라서 이러한 302를 구성하는 능동 소자는 회로의 신뢰성을 높여 주기는 하지만, 능동 소자에 기인하는 기생 저항 성분에 의하여, 회로 전체의 효율을 저하시키는 문제점이 있다. 이는 다음의 수학식 1 및 2에 의하여 확인 가능하다. 수학식 1과 수학식 2는 E-급 출력단으로 구성된 전력 증폭기의 효율 및 출력 전력을 부하 저항 값 RLOAD와 트랜지스터의 on-저항 값 RON으로 나타 낸 것이다. 여기서 N은 캐스코드 구조를 구성하고 있는 능동 소자의 개수를 나타낸다. 수학식 1에서 전력 증폭기의 효율은 N 이 증가 할수록 낮아짐을 알 수 있다. 또한 수학식 2에서 전력 증폭기의 출력 전력 역시 N 이 증가 할수록 낮아짐을 알 수 있다. 따라서 종래 기술에 의한 복수개의 능동 소자로 구성된 캐스코드 구조를 이용한 신뢰성 확보 기법은 전력 증폭기의 효율 및 출력 전력을 감소시키는 부작용을 낳는다는 문제점이 있다.

이러한 문제점을 해결하기 위한 종래 기술이 [Power Amplifier Circuitry And Method (US 6,788,141, B2)]와 [Multi-Primary Distributed Active Transformer Oscillator Power Supply And Control(US 2005/0184813 A1)]에서 공개 되었다. 하지만, 이러한 종래 기술들은 회로의 신뢰성 향상을 위하여, 회로 전체의 구조를 바꾸어야한다. 따라서 이러한 종래 기술은 이미 개발이 된 전력 증폭기에 바로 적용하는 것이 불가능하여 새로운 회로의 설계 및 구현이 필요하다는 문제점이 있다.

도 4는 본 발명의 증폭단의 동작원리에 대한 이해를 돕기 위한 것으로서, 종래기술에 따른 일반적인 캐스코드 구조의 E-급 증폭단의 동작원리를 나타낸 것이다. 더욱 구체적으로, 도 4의 (a)는 증폭단이 켜졌을 때의 전류 흐름을 나타낸 것이고, 도 4의 (b)는 증폭단이 꺼졌을 때의 전류 흐름을 나타낸 것이다. 도 4를 참조하면, 캐스코드 구조를 이루는 능동 소자인 공통-게이트 트랜지스터(401)의 게이트는 전원 전압(V_DD)과 연결 되어 있으며, 전류 흐름은 화살표로 나타내었다. 도 4의 (a)는 입력 신호 RFIN에 의하여 E-급 증폭단의 능동 소자가 턴-온(turn-on) 되었을 때의 전류 흐름을 보이고 있다. 능동 소자가 켜졌을 때는 전원 전압(V_DD)과 접 지는 인덕터(L)를 매개로 서로 연결 된다. 따라서 인덕터(L)를 통하여 전원 전압(V_DD)과 접지 사이에는 시간이 갈수록 점점 더 전류가 증가 하게 된다. 이때 입력 신호 RFIN에 의하여 E-급 증폭단의 능동 소자가 턴-오프(turn-off) 되면, 전원 전압(V_DD)과 접지는 더 이상 인덕터(L)를 매개로 연결 되지 않는다. 따라서 인덕터를 통하여 흐르던 전류는 도 4의 (b)와 같이 캐패시터(C)로 흘러들어 가게 된다. 이렇게 캐패시터(C)로 흘러 들어오는 전류에 의하여 캐패시터(C)의 양단의 전압은 점점 더 증가하게 된다. 도 4에서처럼 캐패시터(C)의 양단은 공통-게이트 트랜지스터(401)의 드레인과 접지에 연결 되어 있으므로, 캐패시터(C)의 양단의 전압 차는 그대로 공통-게이트 트랜지스터(401)의 드레인에 나타나게 된다. 이때 증가된 전압이 능동소자로 사용된 NMOS의 항복전압을 넘게 되면 NMOS는 파괴되어 더 이상 회로는 정상 동작을 하지 못하게 된다. 일반적으로 능동소자에 걸리는 전압은 회로의 전원 전압에 따라 결정 된다.

따라서, 본 발명의 기술적 과제는, 과도한 전원 전압이 인가되었을 경우, 캐스코드 구조로 된 증폭단의 저항 성분을 증가시킴으로써 회로내의 전류를 감소시켜 회로내의 과도한 전압 강하를 방지하되 이를 고주파 회로 구조의 변경 없이도 달성하여 신뢰성을 향상시킬 수 있는 캐스코드 증폭단을 제공하는 것이다.

상기한 기술적 과제를 해결하기 위한 본 발명의 캐스코드 증폭단은 캐스코드 구조의 능동소자를 포함하는 것으로서,

상기 캐스코드 구조의 능동소자는 캐스코드 구조의 공통-게이트 트랜지스터를 포함하며; 상기 증폭단의 전원 전압이 특정한 값 이상으로 증가하면 상기 전원 전압의 증가에 따라 상기 캐스코드 구조의 증폭단의 저항 성분을 증가시키도록 상기 공통-게이트 트랜지스터의 게이트와 상기 전원 전압 사이에 삽입되는 게이트 전압 제어기를 구비하는 것을 특징으로 한다.

삭제

또한, 상기 능동 소자는 NMOS 혹은 PMOS인 것이 바람직하다.

더욱이, 상기 전원 전압이 특정 값 이상으로 증가 할 경우,

상기 전원 전압의 증가에 따라, 상기 공통-게이트 트랜지스터의 게이트와 연결 되어 있는 상기 게이트 전압 제어기의 출력 전압이 낮아지도록 동작하는 것이 바람직하다.

한편, 상기 게이트 전압 제어기는 상기 캐스코드 증폭단의 게이트 전압을 제어하며,

(a) 상기 전원 전압과 접지 사이에 형성된 전압 분배기(Voltage divider)와;

(b) 상기 전압 분배기의 출력과 연결되는 게이트, 상기 접지에 연결되는 소스, 및 상기 전원 전압과 저항을 매개로 연결되어 게이트 전압 제어용 출력 전압을 나타내는 드레인을 가지는 NMOS;

를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.

본 발명의 캐스코드 증폭단 구조에서는 전원 전압이 높을 때, 도 4의 캐스코드 구조를 이루는 공통-게이트 트랜지스터(401)의 게이트 전압을 감소 시켜 주도록 회로를 구성한다. 즉, 공통-게이트 트랜지스터(401)의 게이트 전압이 낮아지면 공통-게이트 트랜지스터(401)의 드레인-소스의 저항 성분이 증가하게 되고, 이에 따라서, 증폭단이 턴-온 되었을 때 인덕터(L)를 통하여 흐르는 전류의 양이 감소되고, 다음 단계인 증폭단이 턴-오프 되었을 때 캐패시터(C)로 흘러 들어가는 전류의 양이 감소되어 캐패시터(C) 양단 및 능동 소자의 드레인에 걸리는 전압의 크기는 일반적인 캐스코드 구조로 된 종래기술의 증폭단에 비하여 감소하게 된다. 이와 같은 원리로 전원 전압이 과도하게 큰 경우라도 회로내의 과도한 전압 강하를 방지하여 회로 전체의 신뢰성을 향상 시킬 수 있도록 구성 되어 있다.

도 5는 신뢰성 확보를 위해 상기 개념을 반영한 본 발명의 캐스코드 증폭단을 설명하기 위한 것으로서, (a)는 본 발명의 캐스코드 증폭단의 회로 구조를, (b)는 이의 동작 원리를 나타낸 그래프이다. 도 5의 (a)를 참조하면, 도 4에 도시된 캐스코드 증폭단의 구조와는 달리 캐스코드 구조를 이루는 공통-게이트 트랜지스터(501)의 게이트 전압 제어기(550)가 연결 되어 있다. 이 게이트 전압 제어 기(550)에 의하여, 전원 전압의 크기에 따른 공통-게이트 트랜지스터(501)의 게이트 전압의 크기를 도 5의 (b)에 나타내었다. 도 5의 (b)에서 점선은 일반적인 캐스코드 구조로 형성된 증폭단을 구성하고 있는 도 4의 공통-게이트 트랜지스터(401)의 게이트 전압을 전원 전압에 따라 나타낸 것이다. 점선에서와 같이 일반적인 경우는 전원 전압이 증가 할 때 도 4의 공통-게이트 트랜지스터(401)의 게이트 전압은 함께 증가 한다. 도 5의 (b)에서 실선은 본 발명에 의한 게이트 전압 제어기(550)에 의하여 전원 전압이 과도하게 증가 했을 때 도 5의 공통-게이트 트랜지스터(501)의 게이트 전압(V_CTRL)이 감소하는 것을 보이고 있다. 도 5의 (b)에서는 3.3 V의 전원 전압은 밧데리의 정상적인 전압으로 간주 하였고 3.3 V 이상은 과도한 전원 전압이라고 간주하였다. 3.3 V 이상의 전원 전압에서는 전원 전압이 증가 할수록 도 5의 공통-게이트 트랜지스터(501)의 게이트 전압을 감소하도록 한 것은 증폭단이 턴-온 되었을 때 도 5의 공통-게이트 트랜지스터(501)의 드레인-소스 간의 기생 저항 성분을 증가 시켜, 인덕터(L)를 통하여 흐르는 전류의 양을 감소시키기 위함이다.

도 6은 본 발명에 의한 게이트 전압 제어기의 일 예로서, (a)는 회로 구성도이고, (b)는 상기 게이트 전압 제어기에 의해 제어되는 게이트 전압(V_CTRL)을 나타낸 그래프이다. 도 6의 (a)를 참조하면, 게이트 전압 제어기(550)는 저항들(R_A, R_B, R_C)과 NMOS(601)로 구성되어 있다. NMOS(601)의 게이트는 저항 R_A와 R_B로 구성되는 전압 분배기(voltage divider)에 연결 되어 있다. 이에 따라 전원 전압의 일정 값 이하에서는 NMOS(601)의 게이트에 NMOS(601)의 문턱 전압을 넘지 않도록 저항 R_A값과 저항 R_B값을 결정 할 수 있다. 따라서 정상적인 전원 전압의 영역에서는 NMOS(601)가 턴-오프 되어 도 5의 공통-게이트 트랜지스터(501)의 게이트가 도 6의 (a)의 R_C를 통하여 전원 전압으로 연결 되게 된다. 따라서 정상적인 전원 전압의 영역에서 도 5의 공통-게이트 트랜지스터(501)의 게이트는 전원 전압과 동일한 전압이 인가 되게 된다(수학식 3 참조). 하지만 만약 전원 전압이 과도하게 증가 할 경우, 저항 R_A와 R_B에 의하여 NMOS(601)은 턴-온이 되게 되고, R_C와 NMOS(601)의 드레인-소스간의 저항 성분에 의하여 도 5의 공통-게이트 트랜지스터(501)의 게이트 전압이 결정되게 된다. 이때, 전원 전압이 과도하게 증가 할수록, NMOS(601)의 게이트 전압도 함께 증가하게 되고, 이에 따라 NMOS(601)의 드레인-소스 저항은 점점 더 낮아지게 되어, 수학식 4에서와 같이 V_CTRL이 감소하게 된다. 여기서 V_TR은 NMOS(601)의 드레인-소스의 기생 저항 성분을 나타내고, V_DD는 전원 전압을 나타낸다.

도 6의 (b)에서 V_CTRL이 감소하는 시점은 저항 R_A와 R_B의 비율로 조절이 가능하다. 또한 NMOS(601)가 턴-온 되었을 때, 전원 전압의 크기에 따라 V_CTRL이 감소하는 기울기는 R_C 및 NMOS(601)의 크기로 조절 가능하다.

도 7은 본 발명에 의한 게이트 전압 제어기, 즉, 도 6의 (a)에 도시한 회로의 동작을 컴퓨터 모사를 통하여 확인한 결과 그래프이다. 도 7을 보면 알 수 있듯이, 각 노드(node)의 전압은 도 6의 (b)에서 설명한 바와 동일함을 알 수 있다.

상기한 바와 같이 본 발명에 의한 게이트 전압 제어기를 이용하면 과도한 전원 전압 조건 하에서는 캐스코드 구조로 된 증폭단에서 능동 소자의 기생 저항 성분을 증가 시켜 능동 소자 및 인덕터에 흐르는 전류를 감소 시켜 주고, 결과적으로 이는 캐패시터 및 능동 소자에 걸리는 전압을 낮추어 주는 역할을 하게 되어 회로의 신뢰성을 확보 할 수 있다.

본 발명은 고주파 회로의 신뢰성을 향상 시킬 수 있는 회로 구조에 관한 것으로서, 보다 상세하게는 고주파 회로 내에서 증폭단을 캐스코드(Cascode) 구조로 형성하고, 과도한 전원 전압이 인가되었을 경우, 회로내의 전류를 감소 시켜 회로내의 과도한 전압 강하를 방지 할 목적으로, 캐스코드 구조로 된 증폭단의 저항 성 분을 증가시키는 회로 구조를 특징으로 한다. 따라서, 본 발명에 따르면 고주파 회로 구조의 변경 없이도 증폭단의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims

캐스코드 구조의 능동소자를 포함하는 증폭단에 있어서,

상기 캐스코드 구조의 능동소자는 캐스코드 구조의 공통-게이트 트랜지스터를 포함하며;

상기 증폭단의 전원 전압이 특정한 값 이상으로 증가하면 상기 전원 전압의 증가에 따라 상기 캐스코드 구조의 증폭단의 저항 성분을 증가시키도록 상기 공통-게이트 트랜지스터의 게이트와 상기 전원 전압 사이에 삽입되는 게이트 전압 제어기를 구비하는 것을 특징으로 하는 캐스코드 증폭단.
삭제
제1항에 있어서, 상기 능동 소자가 NMOS 혹은 PMOS인 것을 특징으로 하는 캐스코드 증폭단.
제3항에 있어서, 상기 전원 전압이 특정 값 이상으로 증가 할 경우,

상기 전원 전압의 증가에 따라, 상기 공통-게이트 트랜지스터의 게이트와 연결 되어 있는 상기 게이트 전압 제어기의 출력 전압이 낮아지는 것을 특징으로 하 는 캐스코드 증폭단.
제3에 있어서, 상기 게이트 전압 제어기는 상기 캐스코드 증폭단의 게이트 전압을 제어하며,

(a) 상기 전원 전압과 접지 사이에 형성된 전압 분배기(Voltage divider)와;

(b) 상기 전압 분배기의 출력과 연결되는 게이트, 상기 접지에 연결되는 소스, 및 상기 전원 전압과 저항을 매개로 연결되어 게이트 전압 제어용 출력 전압을 나타내는 드레인을 가지는 NMOS;

를 포함하여 이루어지는 것을 특징으로 하는 캐스코드 증폭단.