JP5202976B2 - プルダウン回路を備える半導体装置 - Google Patents
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Description
本発明は、電源投入時及び電源電圧低下時に所定回路の所定端子をローに固定するプルダウン回路を備える半導体装置に関する。
半導体装置には、電源投入時及び電源電圧低下時にローに固定されて誤動作を防止される必要がある内部ノードにプルダウン回路が設けられ、電源投入時及び電源電圧低下時にブルダウン回路が内部ノードをローに固定することがある。
従来のプルダウン回路を有する半導体装置について説明する。図２は、従来のプルダウン回路を有する半導体装置の概略回路図である。
プルダウン回路４０は、デプレッション型（Ｄ型）ＮＭＯＳトランジスタ４１を有する。プルダウン回路４０は、端子４２を有する。Ｄ型ＮＭＯＳトランジスタ４１は、ゲート及びソースが接地端子に接続され、ドレインがプルダウンノード３１に端子４２を介して接続される。また、ラッチ回路２０における電源投入及び電源電圧低下により、プルダウンノード３１の電圧が急峻に高くなって瞬間的にハイにならないようにするため、通常、プルダウンノード３１と接地端子との間に容量（図示せず）も設けられる。
ここで、電源投入時及び電源電圧低下時にプルダウン回路４０がプルダウンノード３１（ラッチ回路２０の端子２４）をローに固定する。また、Ｄ型ＮＭＯＳトランジスタ４１は、ゲート及びソースを接地端子に接続されてドレイン電流を定電流とする特性を持ち、定電流回路としても使用される。この定電流のばらつき及び温度特性により、Ｄ型ＮＭＯＳトランジスタ４１のしきい値電圧は−０．５Ｖ〜−０．４Ｖ程度に回路設計される（例えば、特許文献１参照）。
なお、プルダウン回路４０としてプルダウンノード４２と接地端子との間に、Ｄ型ＮＭＯＳトランジスタ４１でなくて高抵抗素子（図示せず）が設けられることもある。
特開２００３−３３２８９２号公報（図１）
しかし、Ｄ型ＮＭＯＳトランジスタ４１による消費電流が少なくなるようにすると、Ｄ型ＮＭＯＳトランジスタ４１のオン抵抗の抵抗値が大きくなり、Ｄ型ＮＭＯＳトランジスタ４１のＬ長が長くなってしまう。よって、Ｄ型ＮＭＯＳトランジスタ４１を有するプルダウン回路４０の面積が大きくなり、その分、半導体装置の面積も大きくなってしまう。
また、Ｄ型ＮＭＯＳトランジスタ４１でなくて高抵抗素子が使用され、高抵抗素子による消費電流が少なくなるようにすると、高抵抗素子の抵抗値が大きくなり、高抵抗素子の長さが長くなってしまう。よって、高抵抗素子を有するプルダウン回路４０の面積が大きくなり、その分、半導体装置の面積も大きくなってしまう。
本発明は、上記課題に鑑みてなされ、面積を小さくできるプルダウン回路を備える半導体装置を提供する。
本発明は、上記課題を解決するため、電源投入時及び電源電圧低下時に所定回路の所定端子をローに固定するプルダウン回路を備える半導体装置において、前記所定回路と、ゲートに接地電圧が印加されるデプレッション型（Ｄ型）ＮＭＯＳトランジスタ及びゲートに前記Ｄ型ＮＭＯＳトランジスタのソース電圧に基づいた電圧が印加されるエンハンスメント型（Ｅ型）ＮＭＯＳトランジスタを有し、電源投入時及び電源電圧低下時に前記所定端子から前記Ｄ型ＮＭＯＳトランジスタ及び前記Ｅ型ＮＭＯＳトランジスタのチャネルを順に介した接地端子までの経路に電流を流して前記所定端子をローに固定する前記プルダウン回路と、を備えることを特徴とするプルダウン回路を備える半導体装置を提供する。
本発明では、エンハンスメント型（Ｅ型）ＮＭＯＳトランジスタのオーバードライブ電圧が低くなり、その分、Ｅ型ＮＭＯＳトランジスタはドライブ能力が高く回路設計され、Ｅ型ＮＭＯＳトランジスタのＬ長が短くなるので、プルダウン回路のデプレッション型（Ｄ型）ＮＭＯＳトランジスタとＥ型ＮＭＯＳトランジスタとの合計面積の方が従来のＤ型ＮＭＯＳトランジスタだけのプルダウン回路の面積よりも小さくなる。よって、その分、半導体装置の面積も小さくなる。
以下、本発明の実施形態を、図面を参照して説明する。
まず、プルダウン回路を有する半導体装置の構成について説明する。図１は、プルダウン回路を有する半導体装置の概略回路図である。
半導体装置は、ラッチ回路２０及びプルダウン回路１０を備える。プルダウン回路１０は、デプレッション型（Ｄ型）ＮＭＯＳトランジスタ１２及びエンハンスメント型（Ｅ型）ＮＭＯＳトランジスタ１１を有する。ラッチ回路２０は、端子２１〜２４を有する。プルダウン回路１０は、端子１３を有する。ラッチ回路２０は、端子２４がプルダウンノード３１（ラッチ回路２０の端子２４のノード）に接続される。Ｄ型ＮＭＯＳトランジスタ１２は、ゲートが接地端子に接続され、ソースがＥ型ＮＭＯＳトランジスタ１１のゲート及びドレインに接続され、ドレインがプルダウンノード３１に端子１３を介して接続される。Ｅ型ＮＭＯＳトランジスタ１１は、ソースが接地端子に接続される。
ここで、ラッチ回路２０は、一例の回路であり、電源投入時及び電源電圧低下時にローに固定されて誤動作を防止される必要があるプルダウンノード３１を有する回路である。プルダウン回路１０は、電源投入時及び電源電圧低下時にプルダウンノード３１をローに固定する。また、Ｄ型ＮＭＯＳトランジスタ１２がＥ型ＮＭＯＳトランジスタ１１よりも高いしきい値電圧の絶対値を持つ。また、Ｄ型ＮＭＯＳトランジスタ１２がＥ型ＮＭＯＳトランジスタ１１よりも高いドライブ能力を持つ。すると、プルダウンノード３１とＥ型ＮＭＯＳトランジスタ１１のゲート及びドレインとの間のオン抵抗が小さくなり、その分、Ｅ型ＮＭＯＳトランジスタ１１のゲート容量のプルダウンノード３１に対する効果が大きくなる。Ｅ型ＮＭＯＳトランジスタ１１のゲート容量は、ラッチ回路２０における電源投入及び電源電圧低下によってプルダウンノード３１の電圧が急峻に高くなって瞬間的にハイにならないよう機能する。
次に、半導体装置の動作について説明する。
電源が投入され、プルダウンノード３１の電圧が急峻に高くなることがある。また、電源電圧が低くなり、ラッチ回路２０の動作が不安定になり、プルダウンノード３１の電圧が不定になってハイになることがある。すると、Ｅ型ＮＭＯＳトランジスタ１１のゲート電圧及びドレイン電圧も急峻に高くなり、Ｅ型ＮＭＯＳトランジスタ１１のゲート・ソース間電圧がＥ型ＮＭＯＳトランジスタ１１のしきい値電圧以上になると、Ｅ型ＮＭＯＳトランジスタ１１はオンする。Ｄ型ＮＭＯＳトランジスタ１２はオンしていて、Ｄ型ＮＭＯＳトランジスタ１２及びＥ型ＮＭＯＳトランジスタ１１がオンするので、プルダウンノード３１からＤ型ＮＭＯＳトランジスタ１２及びＥ型ＮＭＯＳトランジスタ１１のチャネルを順に介した接地端子までのプルダウン経路にプルダウン電流が流れ、プルダウンノード３１はローに固定される。
次に、Ｄ型ＮＭＯＳトランジスタ１２とＥ型ＮＭＯＳトランジスタ１１の具体例について説明する。
ここで、従来のＤ型ＮＭＯＳトランジスタ４１及びＤ型ＮＭＯＳトランジスタ１２のしきい値電圧は−０．４Ｖであるとし、Ｅ型ＮＭＯＳトランジスタ１１のしきい値電圧は０．２Ｖであるとする。
従来のＤ型ＮＭＯＳトランジスタ４１だけのプルダウン回路４０において、Ｄ型ＮＭＯＳトランジスタ４１におけるゲート電圧（０Ｖ）からしきい値電圧（−０．４Ｖ）を減算した値（オーバードライブ電圧値）は０．４Ｖであり、Ｄ型ＮＭＯＳトランジスタ４１のＷ長が２μｍであってＬ長が１００μｍであると、所望のプルダウン電流が流れるとする。
Ｄ型ＮＭＯＳトランジスタ１２及びＥ型ＮＭＯＳトランジスタ１１によるプルダウン回路１０において、Ｄ型ＮＭＯＳトランジスタ１２のＷ長が５μｍ程度であってＬ長が１μｍ程度であれば、Ｄ型ＮＭＯＳトランジスタ１２がＥ型ＮＭＯＳトランジスタ１１のゲート及びドレインに０．４Ｖ程度を供給できる。すると、Ｅ型ＮＭＯＳトランジスタ１１におけるゲート電圧（０．４Ｖ）からしきい値電圧（０．２Ｖ）を減算した値（オーバードライブ電圧値）が０．２Ｖになり、Ｅ型ＮＭＯＳトランジスタ１１のＷ長が２μｍであってＬ長が５０μｍ程度であると、所望のプルダウン電流が流れることになる。
よって、Ｄ型ＮＭＯＳトランジスタ１２のＷ長は５μｍ程度であってＬ長は１μｍ程度であるので、半導体装置におけるＤ型ＮＭＯＳトランジスタ１２の面積は小さい。また、Ｅ型ＮＭＯＳトランジスタ１１のＬ長は５０μｍ程度であって従来のＤ型ＮＭＯＳトランジスタ４１のＬ長は１００μｍであるので、Ｅ型ＮＭＯＳトランジスタ１１は従来のＤ型ＮＭＯＳトランジスタ４１よりも約半分の面積になる。
このようにすると、Ｅ型ＮＭＯＳトランジスタ１１のオーバードライブ電圧が低くなり、その分、Ｅ型ＮＭＯＳトランジスタ１１はドライブ能力が高く回路設計され、Ｅ型ＮＭＯＳトランジスタ１１のＬ長が短くなるので、プルダウン回路１０のＤ型ＮＭＯＳトランジスタ１２とＥ型ＮＭＯＳトランジスタ１１との合計面積の方が従来のＤ型ＮＭＯＳトランジスタ４１だけのプルダウン回路４０の面積よりも小さくなる。よって、その分、半導体装置の面積も小さくなる。
また、従来のＤ型ＮＭＯＳトランジスタ４１だけのプルダウン回路４０や従来の高抵抗素子だけのプルダウン回路では、ラッチ回路における電源投入及び電源電圧低下により、プルダウンノードの電圧が急峻に高くなって瞬間的にハイにならないようにするため、プルダウンノードと接地端子との間に容量も設けられる。よって、その容量の分、プルダウン回路の面積が大きくなり、半導体装置の面積も大きくなる。しかし、Ｄ型ＮＭＯＳトランジスタ１２及びＥ型ＮＭＯＳトランジスタ１１によるプルダウン回路１０では、プルダウンノード３１と接地端子との間にＥ型ＮＭＯＳトランジスタ１１のゲート容量が寄生容量として存在するので、プルダウンノード３１と接地端子との間に容量が設けられる必要はない。よって、その分、プルダウン回路１０の面積が大きくならず、半導体装置の面積も大きくならない。
また、高抵抗素子は、抵抗値にばらつきを持ち、半導体装置の様々な回路で使用されるので、低いシート抵抗値を持つよう設計される。すると、従来の高抵抗素子だけのプルダウン回路では、高抵抗素子による消費電流が少なくなるようにすると、高抵抗素子の抵抗値が大きくなり、シート抵抗値が低いので、高抵抗素子の長さがより長くなる。よって、高抵抗素子を有するプルダウン回路の面積が大きくなり、その分、半導体装置の面積も大きくなる。しかし、Ｄ型ＮＭＯＳトランジスタ１２及びＥ型ＮＭＯＳトランジスタ１１によるプルダウン回路１０では、高抵抗素子は使用されず、前述のように、プルダウン回路１０の面積が小さくなり、半導体装置の面積も小さくなる。
なお、プルダウンノード３１から接地端子にプルダウン回路１０を介して流れる電流の経路に抵抗素子（図示せず）や抵抗素子のように機能する素子（図示せず）が設けられることにより、プルダウン回路３１の面積が小さくなって半導体装置の面積も小さくなるようにしても良い。
１０……プルダウン回路 １２……デプレッション型（Ｄ型）ＮＭＯＳトランジスタ １１……エンハンスメント型（Ｅ型）ＮＭＯＳトランジスタ ２０……ラッチ回路 １３、２１〜２４……端子
Claims (2)
- 電源投入時及び電源電圧低下時に所定回路の所定端子をローに固定するプルダウン回路を備える半導体装置において、
前記所定回路と、
ゲートに接地電圧が印加されるデプレッション型（Ｄ型）ＮＭＯＳトランジスタ及びゲートに前記Ｄ型ＮＭＯＳトランジスタのソース電圧に基づいた電圧が印加されるエンハンスメント型（Ｅ型）ＮＭＯＳトランジスタを有し、電源投入時及び電源電圧低下時に前記所定端子から前記Ｄ型ＮＭＯＳトランジスタ及び前記Ｅ型ＮＭＯＳトランジスタのチャネルを順に介した接地端子までの経路に電流を流して前記所定端子をローに固定する前記プルダウン回路と、
を備え、
前記Ｄ型ＮＭＯＳトランジスタは、前記Ｅ型ＮＭＯＳトランジスタよりも高いドライブ能力を持つことを特徴とするプルダウン回路を備える半導体装置。 - 電源投入時及び電源電圧低下時に所定回路の所定端子をローに固定するプルダウン回路を備える半導体装置において、
前記所定回路と、
ゲートに接地電圧が印加されるデプレッション型（Ｄ型）ＮＭＯＳトランジスタ及びゲートに前記Ｄ型ＮＭＯＳトランジスタのソース電圧に基づいた電圧が印加されるエンハンスメント型（Ｅ型）ＮＭＯＳトランジスタを有し、電源投入時及び電源電圧低下時に前記所定端子から前記Ｄ型ＮＭＯＳトランジスタ及び前記Ｅ型ＮＭＯＳトランジスタのチャネルを順に介した接地端子までの経路に電流を流して前記所定端子をローに固定する前記プルダウン回路と、
を備え、
前記Ｄ型ＮＭＯＳトランジスタは、前記Ｅ型ＮＭＯＳトランジスタよりも高いしきい値電圧の絶対値を持つことを特徴とするプルダウン回路を備える半導体装置。
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