KR101473418B1 - 전압 분배기를 이용한 ｏｐｅｎ-ｄｒａｉｎ 회로 - Google Patents

전압 분배기를 이용한 ｏｐｅｎ-ｄｒａｉｎ 회로 Download PDF

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Abstract

본 발명에 따른 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로는, 전압원 VDD와, 상기 전압원 VDD와 그라운드 사이에서 전압을 분배하며, 상기 전압원 VDD와 그라운드 방향으로 차례로 직렬로 배치된 저항 RA, 저항 RB, 및 저항 RC와, 소스는 상기 전압원 VDD에 연결되고, 게이트는 상기 저항 RA와 상기 저항 RB사이에 연결되고, 드레인은 NMOS와 연결된 PMOS FET와, 및 드레인은 상기 PMOS FET의 드레인과 연결되고, 게이트는 상기 저항 RB와 상기 저항 RC사이에 연결되고, 소소는 그라운드와 연결된 NMOS FET를 포함한다.

Description

전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로{OPEN-DRAIN CIRCUIT USING VOLTAGE DIVIDER}
본 발명은 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로에 관한 것으로, 좀 더 구체적으로는, 위성 및 산업용 전자부품에 적용되는 다양한 전압을 사용하는 회로에서 MOSFET로 구성되는 OPEN DRAIN 방식의 회로에서 정적 전류소모 및 상승시간 제한을 제거한, 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로에 관한 것이다.
도 1은 종래 사용되는 Pull-up 저항과 NMOS-FET를 사용한 Open drain 방식의 회로도이고, 도 2는 종래 사용되는 Pull-down 저항과 PMOS-FET를 사용한 Open drain 방식의 회로도이다.
위성체와 같이 다양한 전압레벨을 사용하는 시스템에서는 전압 레벨이 다른 부분 간의 접속을 위해서 MOSFET를 사용하는 경우에는 오픈 드레인 (open drain) 회로를, 그리고 BJT를 사용하는 경우에는 오픈 콜렉터 (open collector)를 사용하게 된다.
전압 레벨을 변환시키지 않고 직접적으로 접속시키는 경우에는 높은 전압에서 낮은 전압으로 이동하는 경우에는 로직 게이트의 안전 전압레벨 안에 전압이 위치하는 경우에는 별 문제 없이 동작을 수행하지만, 낮은 전압에서 높은 전압으로 이동하는 경우, PMOS가 완전하게 turn-off 되지 않아서 지속적으로 정적전류가 소비되는 문제가 발생한다.
낮은 전압에서 높은 전압으로 가는 경우에는 정적전류 소모의 문제가 발생하지만, 높은 전압에서 낮은 전압 소자를 구동하는 경우에는 높은 전압에 의해서 소자가 파괴되는 문제가 발생할 수가 있다.
보통의 경우에는 높은 전압 소자를 이용해서 Open drain 방식의 회로를 구성해서 전압 차이에 대응한다. Open drain 방식은 복잡한 회로 없이 간단하게 구성이 가능하고, 소자의 최고 전압만 고려하면 되지만, pull-up 저항 (pull-down 저항)을 사용하지 않으면 FET 소자가 turn-off 상태인 경우에는 floating 상태가 되어서, 출력이 unknown 상태가 되는 문제가 발생한다.
하지만 pull-up 저항이나 pull-down 저항을 사용하는 경우에는 FET 소자가 turn-on인 경우에는 저항을 통해서 흐르는 전류가 FET를 통해서 그라운드(GND)로 흐르는 정적전류 소모가 발생하는 문제가 있다.
이러한 정적전류소모를 감소하기 위해서 저항값을 크게 하는 경우에는 저항소자의 RC 지연 효과에 의해서 상승시간 또는 하강시간이 크게 되는 부작용이 있다.
정리해 보면, 도 1과 도 2에서 알 수 있는 것과 같이, 종래 Open drain 방식의 회로는 pull-up 저항이나 pull-down 저항이 커지고 작아짐에 따라서, 상승 시간이 길어지는 문제점과 정적 전류 소모가 커지는 문제점이 서로 trade-off 관계라는 모순에 빠지게 된다.
마찬가지로, 일반적인 inverter를 사용하면 PMOS가 완전하게 turn-off이 되지 않아서 동일하게 정적 전류가 소모되는 문제점을 갖고 있었다.
한국 공개특허공보 제2006-0009179호(2006.01.31), 기판 잡음 최소화를 위한 오픈 드레인 드라이버 및 그전류 구동 방법(OPEN DRAIN DRIVER TO MINIMIZE SUBSTRATE NOISE AND CURRENT DRIVING METHOD THEREOF)
본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로, 본 발명은 위성 및 산업용 전자부품에 적용되는 다양한 전압을 사용하는 회로에서 MOSFET로 구성되는 OPEN DRAIN 방식의 회로에서 정적 전류소모 및 상승시간 제한을 제거한, 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로는, 전압원 VDD와, 상기 전압원 VDD와 그라운드 사이에서 전압을 분배하며, 상기 전압원 VDD와 그라운드 방향으로 차례로 직렬로 배치된 저항 RA, 저항 RB, 및 저항 RC와, 소스는 상기 전압원 VDD에 연결되고, 게이트는 상기 저항 RA와 상기 저항 RB사이에 연결되고, 드레인은 NMOS와 연결된 PMOS FET와, 및 드레인은 상기 PMOS FET의 드레인과 연결되고, 게이트는 상기 저항 RB와 상기 저항 RC사이에 연결되고, 소소는 그라운드와 연결된 NMOS FET를 포함한다.
또한, 아래의 조건 1 내지 조건 4를 모두 만족하는 저항 RA, 저항 RB, 및 저항 RC 중 어느 하나를 선택한다.
(조건 1)
Figure 112012108223553-pat00001
(조건 2)
Figure 112012108223553-pat00002
(조건 3)
Figure 112012108223553-pat00003
(조건 4)
Figure 112012108223553-pat00004
여기서, Vg·nmos와 Vg·pmos는 각각 NMOS FET의 게이트 전압, PMOS FET의 게이트 전압이며, VHIGH는 로직 하이인 경우 입력 전압(상기 저항 RB 및 상기 저항 RC 사이 노드 전압이 입력 전압임)이다.
본 발명에 따른 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로에 의하면, Pull-up 저항 또는 Pull-down 저항값이 커서 발생하는 상승시간 또는 하강 시간이 길게 되는 것을 사이즈가 큰 FET를 사용해서 짧게 할 수가 있고, 트랜지스터의 ON/OFF 특성을 이용해서 전압 분배기를 사용해서 정적전류소모를 제거하는 것이 가능하다.
도 1은 종래 사용되는 Pull-up 저항과 NMOS-FET를 사용한 Open drain 방식의 회로도이고,
도 2는 종래 사용되는 Pull-down 저항과 PMOS-FET를 사용한 Open drain 방식의 회로도이고,
도 3은 도 1의 Pull-up 저항 대신에 PMOS FET를 사용하고, 전압 분배기를 이용해서 정적 전류 소모를 제거한 Open Drain 방식 회로도이고,
도 4는 도 3의 Pull-down 저항 대신에 NMOS FET를 사용하고, 전압 분배기를 이용해서 정적 전류 소모를 제거한 Open Drain 방식 회로도이다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 3은 도 1의 Pull-up 저항 대신에 PMOS FET를 사용하고, 전압 분배기를 이용해서 정적 전류 소모를 제거한 Open Drain 방식 회로도이고, 도 4는 도 3의 Pull-down 저항 대신에 NMOS FET를 사용하고, 전압 분배기를 이용해서 정적 전류 소모를 제거한 Open Drain 방식 회로도이다.
본 발명은 다양한 전압을 사용하는 시스템에서 일반적으로 사용되는 Open drain 방식의 회로에서 정적 전류에 의한 문제를 해결하기 위한 회로구성에 대한 내용으로, pull-up 저항 / pull-down 저항 대신에 PMOS FET 트랜지스터 / NMOS FET 트랜지스터를 사용하고, 입력 상황에 따라서 정적 전류 소모를 제거하기 위해서 해당 FET를 ON/OFF 시킬 수 있는 저항값을 선택해서 정적전류의 소모를 제거할 수가 있고, 상승시간/하강시간을 감소시키기 위해서 해당 FET 트랜지스터의 크기를 증가시켜서 가장 이상적인 Open-drain 방식의 회로를 구성하는 것이다.
MOSFET 트랜지스터에서는 PMOS인 경우에는 게이트(gate) 전압이 소스(source) 전압보다 문턱전압만큼 낮아지면 turn-on이 되고, 반대의 경우에는 turn-off가 된다. NMOSFET에서는 게이트 전압이 소스 전압 (일반적인 경우 GND)보다 문턱전압만큼 큰 경우 turn-on이 되고, 문턱전압보다 작으면 turn-off가 된다.
일반적인 경우 문턱전압은 0.7V에 해당하고, 입력전압은 1.8V 이상 이므로 NMOS의 경우에는 항상 입력이 high인 경우에는 0.7V보다 큰 값인 1.8V이고, 입력이 low인 경우에는 0V이므로 0.7V보다 작은 값이므로, 완전하게 turn-on/turn-off가 된다.
하지만 PMOS인 경우에는 전원전압이 3V인 경우에는 입력이 low인 경우에는 소스 전원이 3V이고 게이트 전압이 0이므로 0.7V보다 더 작으므로 완전하게 turn-on이 된다.
하지만 입력이 high인 경우에는 게이트 전압이 1.8V로 게이트 전압이 소스 전압보다 1.1V 낮으므로 아직도 완전하게 turn-off가 되지 않고 지속적으로 turn-on이 된 상태가 유지된다.
본 발명에서는 도3과 도 4와 같이 전압 분배기(voltage divider)를 이용해서 입력에 따른 PMOS와 NMOS의 입력전압이 다르게 설정이 되도록 구성을 해서 정적전류의 소모를 완전하게 제거할 수가 있다. 상세한 설명은 도 3을 기준으로 하고, 도4는 PMOS와 NMOS를 정반대로만 구성하면 동일한 결과가 나오게 된다. 입력이 floating인 경우에는 입력으로는 어떠한 입력도 존재하지 않으므로 회로가 없다. 이러한 경우에 NMOS의 입력전압은,
Figure 112012108223553-pat00005
이고, 이 경우에 PMOS의 입력전압은,
Figure 112012108223553-pat00006
이다.
이러한 경우, NMOS는 turn-off이고, PMOS는 pull-up저항의 기능을 수행해야하므로, turn-on이 되어야 한다. 이러한 조건에 해당하기 위해서는 아래의 조건이 맞아야 한다.
(조건 1)
Figure 112012108223553-pat00007
(조건 2)
Figure 112012108223553-pat00008
입력이 low인 경우에는 입력 노드(node)는 항상 0으로 bias되므로, NMOS의 입력과 GND사이의 RC 저항은 양단이 동일한 전위이므로 없다고 보는 것이 가능하다. 이 경우에 NMOS의 게이트 전압은 0V이므로 원래 정상적인 동작대로 turn-off 상태에 있고, 이 경우 PMOS는 pull-up 저항과 같이 동작해야 하므로 turn-on 상태가 되어야 한다.
따라서 이 경우의 PMOS gate 전압은
Figure 112012108223553-pat00009
이고, PMOS가 turn on이 되기 위해서는 아래와 같은 조건이 성립이 되어야 한다.
(조건 3)
Figure 112012108223553-pat00010
입력이 logic high (VHIGH)인 경우에는 NMOS의 입력이 항상 VHIGH로 유지가 된다. 일반적으로 VHIGH는 NMOS의 문턱전압보다 높게 설정이 되고, 문턱전압보다 낮게 설정이 되면, 회로 자체가 동작할 수가 없다.
따라서 이 경우에는 NMOS는 항상 turn-on이 되므로 고려할 필요가 없고, 해당 node는 입력에서 지속적으로 전압을 유지하므로, 고려할 필요가 없다.
이 경우에는 정적전류소모를 제거하기 위해서는 PMOS가 turn-off가 되어야 한다. 이 경우 PMOS의 gate 전압은
Figure 112012108223553-pat00011
이고, PMOS가 turn-off이 되기 위해서는 아래의 조건이 성립되어야 한다.
(조건 4)
Figure 112012108223553-pat00012
위의 4개의 조건이 성립되는 저항값을 선택하면, pull-up 저항의 기능을 수행하는 PMOS FET의 사이즈를 크게 하면, 상승시간도 줄일 수가 있고, 전원에서 GND까지 흐르는 정적 전류를 감소시킬 수가 있으므로, 정적전류 소모도 감소시킬 수가 있다. 또한 전압 분배기는 저항의 비율이 중요한 것이므로 저항값을 크게 설정하면 전압 분배기에서 소모되는 전류도 감소시킬 수가 있다.
예를 들어 VDD가 +5V이고, 입력의 HIGH가 +3V를 사용하는 경우에, Ra:Rb:Rc=2:8:1로 설정이 되는 경우, 입력이 floating인 경우에는 NMOS의 게이트 전압은 대략 +0.45V으로 문턱전압인 +0.7V보다 낮은 값으로 NMOS는 turn-off (cut-off region) 동작을 하고, PMOS의 게이트 전압은 4.09V로 소스 전압인 +5V보다 0.91V 낮은 값으로 문턱전압보다 더 낮으므로 PMOS는 turn-on된 상태이므로, pull-up 저항과 같이 동작하는 것을 알 수가 있다. (조건 1, 2 성립)
또한, 입력이 0인 경우에는 PMOS의 게이트 전압은 +4V이다. 이 경우에는 NMOS는 turn-off이고, PMOS는 문턱전압인 +0.7V보다 더 낮은 값 (+1V 낮음)이므로 turn-on 상태이므로, 정상적으로 pull-up 저항의 기능을 수행한다.
마지막으로 입력이 high인 경우에는 VHIGH=+3V이고, NMOS는 문턱전압인 +0.7V보다 커서 turn-on 상태이고, PMOS의 gate 전압은 4.6V이므로 소스 전압보다 +0.4V 낮으므로, 문턱전압인 +0.7V보다 낮게 적으므로 PMOS는 turn-off 상태이므로 전류 경로(current path)가 형성이 되지 않으므로 정적전류 소모가 없게 된다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

Claims (2)

  1. 전압원 VDD와,
    상기 전압원 VDD와 그라운드 사이에서 전압을 분배하며, 상기 전압원 VDD와 그라운드 방향으로 차례로 직렬로 배치된 저항 RA, 저항 RB, 및 저항 RC와,
    소스는 상기 전압원 VDD에 연결되고, 게이트는 상기 저항 RA와 상기 저항 RB사이에 연결되고, 드레인은 NMOS와 연결된 PMOS FET와, 및
    드레인은 상기 PMOS FET의 드레인과 연결되고, 게이트는 상기 저항 RB와 상기 저항 RC사이에 연결되고, 소소는 그라운드와 연결된 NMOS FET를 포함하되,
    아래의 조건 1 내지 조건 4를 모두 만족하는 저항 RA, 저항 RB, 및 저항 RC 중 어느 하나를 선택하는, 전압 분배기를 이용한 ＯＰＥＮ-ＤＲＡＩＮ 회로.
    (조건 1)
    Figure 112014040257524-pat00013

    (조건 2)
    Figure 112014040257524-pat00014

    (조건 3)
    Figure 112014040257524-pat00015

    (조건 4)
    Figure 112014040257524-pat00016

    (여기서, Vg·nmos와 Vg·pmos는 각각 NMOS FET의 게이트 전압, PMOS FET의 게이트 전압이며, VHIGH는 로직 하이인 경우 입력 전압(상기 저항 RB 및 상기 저항 RC 사이 노드 전압이 입력 전압임)이다.)
  2. 삭제
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