JP2011182246A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、電源端子と出力端子との間に接続される出力トランジスタ11と、出力トランジスタ11に流れる電流に比例した検出電流I12を生成する検出トランジスタ12と、検出電流I12に基づき検出電圧を生成する検出電圧生成部R10と、検出電圧に応じて出力トランジスタ11の制御端子から出力端子OUTに電流を引き抜く保護トランジスタ13と、保護トランジスタ13に電流が流れる状態において出力トランジスタ11に流れる電流を設定する制限設定電流I15を保護トランジスタ13の閾値電圧のばらつき及び検出電流I12に対する検出電圧のばらつきに応じて変換した制限電流I18を生成し、制限電流I18を保護トランジスタ13の第1の端子に供給する制限電流生成回路14と、を有する。
【選択図】図1
Description
以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかる半導体装置1の回路図を示す。図1に示すように、半導体装置1は、出力トランジスタ11、検出トランジスタ12、保護トランジスタ13、検出電圧生成部(例えば、検出抵抗R10)、制限電流生成回路14、チャージポンプ回路21を有する。そして、半導体装置1は、電源端子VBを介して電源10から電源電圧VCCが供給され、接地端子から接地電圧GNDが供給され、当該電源電圧VCC及び接地電圧GNDに基づき動作する。また、出力端子OUTと接地端子との間には負荷RLが接続され、半導体装置1は、当該負荷RLを駆動する。さらに、半導体装置1は、制御信号入力端子INを有し、制御信号20に基づき出力トランジスタ11のオン/オフを切り替える。
実施の形態2にかかる半導体装置2の回路図を図2に示す。図2に示すように、半導体装置2は、実施の形態1にかかる半導体装置1の検出電圧生成部と制限電流生成回路の構成を別の構成に変えたものである。具体的には、検出抵抗R10に代えてNMOSトランジスタ43(第1のトランジスタ)が用いられ、補償抵抗R11に代えてNMOSトランジスタ19(第2のトランジスタ)が用いられる。また、半導体装置2では、半導体装置1に対して、NMOSトランジスタ43に流れる電流I43を生成するための第2のカレントミラー回路(後述)及びNMOSトランジスタ42(第3のトランジスタ)が追加される。NMOSトランジスタ19、第2のカレントミラー回路は、制限電流生成回路14に追加されるものであり、これらの素子が追加された制限電流生成回路には符号として14aを付した。また、NMOSトランジスタ43及びNMOSトランジスタ42は、第3のカレントミラー回路を構成しており、これが検出電圧生成部を構成する。なお、実施の形態2にかかる半導体装置2の説明において実施の形態1にかかる半導体装置1と同じ構成要素については同じ符号を付して説明を省略する。
実施の形態3にかかる半導体装置3の回路図を図3に示す。図3に示すように、半導体装置3は、半導体装置2にチャージポンプ起動制御回路50を追加したものである。チャージポンプ起動制御回路50は、出力トランジスタ11のゲートの電圧に基づきチャージポンプ回路21に駆動信号の生成の開始を指示する。
4 半導体装置
10 電源
11 出力トランジスタ
12 検出トランジスタ
13 保護トランジスタ
14、14a 制限電流生成回路
15 電流源
16 補償トランジスタ
17、18、31、41、51、54 PMOSトランジスタ
19 NMOSトランジスタ
20 制御信号
21 チャージポンプ回路
22、33〜36 インバータ
23、42、43、52、53 NMOSトランジスタ
24 NOR回路
30 クロック生成回路
32 NAND回路
43 NMOSトランジスタ
50 チャージポンプ起動制御回路
C31、C32 コンデンサ
D10、D31、D32 ダイオード
I11 出力電流
I12 検出電流
I15 制限設定電流
I18 制限電流
R10 検出抵抗
R11 補償抵抗
R31 抵抗
RL 負荷
Claims (18)
- 駆動信号入力端子に制御端子が接続され、電源端子に第1の端子が接続され、出力端子に第2の端子が接続される出力トランジスタと、
前記出力トランジスタの前記制御端子に制御端子が共通接続され、前記電源端子に第1の端子が接続され、前記出力トランジスタに流れる電流をモニタして出力電流に比例する検出を生成する検出トランジスタと、
前記検出トランジスタの第2の端子と前記出力端子との間に接続され、前記モニタ電流に基づき検出電圧を生成する検出電圧生成部と、
前記出力トランジスタの前記制御端子に第1の端子が接続され、前記出力端子に第2の端子が接続され、前記検出電圧が予め設定された閾値電圧に達すると前記出力トランジスタの前記制御端子から前記出力端子に電流を引き抜く保護トランジスタと、
前記保護トランジスタに電流が流れる状態において前記出力トランジスタに流れる出力電流を設定する制限設定電流を生成し、当該制限設定電流を前記保護トランジスタの閾値電圧のばらつき及び前記検出電流に対する前記検出電圧のばらつきに応じて変換した制限電流を生成し、前記制限電流を前記保護トランジスタの前記第1の端子に供給する制限電流生成回路と、
を有する半導体装置。 - 前記検出電圧生成部は、前記保護トランジスタの前記制御端子と前記出力端子との間に接続される検出抵抗を有し、
前記制限電流生成回路は、
前記制限設定電流を生成する電流源と、
前記電流源と接地端子との間に設けられた補償抵抗と、
前記補償抵抗と前記電流源との接続ノードに生成される電圧が制御端子に供給され、前記接地端子に第2の端子が接続される補償トランジスタと、
前記補償トランジスタに流れる電流に基づき前記制限電流を生成する第1のカレントミラー回路と、
を有する請求項1に記載の半導体装置。 - 前記検出抵抗及び前記補償抵抗の抵抗値は、互いに同一の方向に特性がシフトする製造ばらつきを有し、前記保護トランジスタ及び前記補償トランジスタの閾値電圧は、互いに同一の方向に特性がシフトする製造ばらつきを有する。請求項2に記載の半導体装置。
- 前記保護トランジスタ及び前記補償トランジスタは、横型のNMOSトランジスタである請求項2又は3に記載の半導体装置。
- 前記検出抵抗及び前記補償抵抗は、それぞれのサイズが互いに等しく、前記前記保護トランジスタ及び前記補償トランジスタは、それぞれのサイズが互いに等しい請求項2乃至4のいずれか1項に記載の半導体装置。
- 前記検出抵抗は、第1の端子が前記検出トランジスタの前記第2の端子に接続され、第2の端子が前記出力端子に接続された第1のトランジスタにより構成され、
前記補償抵抗は、制御端子と第1の端子が前記接続ノードに接続され、第2の端子が前記接地端子に接続された第2のトランジスタにより構成され、前記第2のトランジスタは前記補償トランジスタとともに第4のカレントミラー回路を構成し、
前記検出電圧生成部は、更に、前記第1のトランジスタとともに第3のカレントミラー回路を構成する第3のトランジスタを有し、
前記制限電流生成回路は、更に、前記第3のトランジスタに流れる電流を前記補償トランジスタに流れる電流に基づいて生成する第2のカレントミラー回路を有する請求項2乃至5のいずれか1項に記載の半導体装置。 - 前記保護トランジスタ、前記補償トランジスタ及び前記第1乃至第3のトランジスタは、互いに同一の方向に特性がシフトする製造ばらつきを有する請求項6に記載の半導体装置。
- 前記保護トランジスタ、前記補償トランジスタ及び前記第1乃至第3のトランジスタは、横型のNMOSトランジスタである請求項6又は7に記載の半導体装置。
- 前記保護トランジスタ、前記補償トランジスタ及び前記第1乃至第3のトランジスタは、それぞれのサイズが互いに等しい請求項6乃至8のいずれか1項に記載の半導体装置。
- 前記第2のカレントミラー回路は、
前記第1のPMOSトランジスタと、
第1端子が前記電源端子に接続され、制御端子が前記第1のPMOSトランジスタの前記制御端子に接続され、第2端子に前記第3のトランジスタの制御端子及び第2端子が接続された第3のPMOSトランジスタを有する請求項6乃至9のいずれ1項に記載の半導体装置。 - 前記第1乃至第3のPMOSトランジスタは、それぞれのサイズが互いに等しい請求項10に記載の半導体装置。
- 前記第1のカレントミラー回路は、
第1端子が前記電源端子に接続され、制御端子及び第2端子が前記補償トランジスタの前記第2端子に共通接続された第1のPMOSトランジスタと、
第1端子が前記電源端子に接続され、制御端子が前記第1のPMOSトランジスタの前記制御端子に接続され、第2端子に前記制限電流を生成する第2のPMOSトランジスタと、
を有する請求項2乃至11のいずれ1項に記載の半導体装置。 - 前記第1及び第2のPMOSトランジスタは、それぞれのサイズが互いに等しい請求項12に記載の半導体装置。
- 前記電源電圧を昇圧して前記駆動信号を生成して前記駆動信号入力端子に供給するチャージポンプ回路と、
前記出力トランジスタの前記制御端子の電圧に基づき前記チャージポンプ回路に前記駆動信号の生成の開始を指示するチャージポンプ起動制御信号を出力するチャージポンプ起動制御回路と、
を備える請求項1乃至13のいずれか1項に記載の半導体装置。 - 前記制限電流生成回路において前記制限電流を出力する制限電流出力端子に逆流電流が流れ込むことを防止する逆流防止素子を備える請求項14に記載の半導体装置。
- 前記逆流防止素子は、ポリシリコンダイオードである請求項15に記載の半導体装置。
- 前記第1の端子はドレイン端子であり、前記第2の端子はソース端子であり、前記制御端子は、ゲート端子である請求項1乃至16のいずれか1項に記載の半導体装置。
- 前記出力トランジスタ及び前記検出トランジスタは、縦型NMOSトランジスタである請求項1乃至17のいずれか1項に記載の半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013254359A (ja) * | 2012-06-07 | 2013-12-19 | Renesas Electronics Corp | 電圧発生回路を備える半導体装置 |
JP2015177591A (ja) * | 2014-03-13 | 2015-10-05 | 富士電機株式会社 | 半導体装置及び半導体システム |
JP2017022684A (ja) * | 2015-07-15 | 2017-01-26 | 富士電機株式会社 | 負荷駆動回路 |
JP2019080436A (ja) * | 2017-10-25 | 2019-05-23 | ローム株式会社 | 過電流保護回路 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9989564B2 (en) * | 2012-10-09 | 2018-06-05 | Murata Manufacturing Co., Ltd. | Lossless over-current detection circuit for Royer oscillators and push-pull converters |
US9252674B2 (en) * | 2012-11-26 | 2016-02-02 | System General Corp. | Transistor gate driver with charge pump circuit for offline power converters |
JP6732707B2 (ja) * | 2017-09-13 | 2020-07-29 | 株式会社東芝 | 定電圧回路 |
US10436839B2 (en) * | 2017-10-23 | 2019-10-08 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
US10782347B2 (en) | 2017-10-23 | 2020-09-22 | Nxp B.V. | Method for identifying a fault at a device output and system therefor |
JP6886544B1 (ja) * | 2020-04-20 | 2021-06-16 | ウィンボンド エレクトロニクス コーポレーション | 発振回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01193909A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | 半導体素子の状態検出及び保護回路とそれを用いたインバータ回路 |
JPH06217453A (ja) * | 1992-12-04 | 1994-08-05 | Philips Electron Nv | 電流制限回路 |
JP2005039573A (ja) * | 2003-07-16 | 2005-02-10 | Nec Electronics Corp | 過電流検出回路及び負荷駆動回路 |
JP2010022069A (ja) * | 1993-02-22 | 2010-01-28 | Renesas Technology Corp | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4378580A (en) * | 1978-12-18 | 1983-03-29 | Allis-Chalmers Corporation | Conduction limit protection arrangement for power transistor switch |
JP3637848B2 (ja) | 1999-09-30 | 2005-04-13 | 株式会社デンソー | 負荷駆動回路 |
GB2384632B (en) * | 2002-01-25 | 2005-11-16 | Zetex Plc | Current limiting protection circuit |
JP2005260658A (ja) | 2004-03-12 | 2005-09-22 | Nec Electronics Corp | 半導体装置 |
JP2006178539A (ja) * | 2004-12-20 | 2006-07-06 | Freescale Semiconductor Inc | 過電流保護回路及び直流電源装置 |
JP5578805B2 (ja) * | 2008-05-19 | 2014-08-27 | キヤノン株式会社 | 半導体集積回路の保護回路及びその駆動方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01193909A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | 半導体素子の状態検出及び保護回路とそれを用いたインバータ回路 |
JPH06217453A (ja) * | 1992-12-04 | 1994-08-05 | Philips Electron Nv | 電流制限回路 |
JP2010022069A (ja) * | 1993-02-22 | 2010-01-28 | Renesas Technology Corp | 半導体装置 |
JP2005039573A (ja) * | 2003-07-16 | 2005-02-10 | Nec Electronics Corp | 過電流検出回路及び負荷駆動回路 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013254359A (ja) * | 2012-06-07 | 2013-12-19 | Renesas Electronics Corp | 電圧発生回路を備える半導体装置 |
JP2015177591A (ja) * | 2014-03-13 | 2015-10-05 | 富士電機株式会社 | 半導体装置及び半導体システム |
US11070127B2 (en) | 2014-03-13 | 2021-07-20 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2017022684A (ja) * | 2015-07-15 | 2017-01-26 | 富士電機株式会社 | 負荷駆動回路 |
JP2019080436A (ja) * | 2017-10-25 | 2019-05-23 | ローム株式会社 | 過電流保護回路 |
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