JP6506107B2 - 負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路 - Google Patents

Description

本発明は、例えばガリウム砒素などのIII−Ｖ族化合物半導体など、各種半導体素子を用いた負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路に関する。

ガリウム砒素（以下「ＧａＡｓ」と記載する）化合物半導体は、高周波特性に優れた素子やＩＣが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的簡単な回路構成のＩＣに使用されることが多い。

これらの高周波フロントエンドに用いられるＩＣは、経路切替、電源制御などの付加機能が組み込まれることもある。組み込まれる付加機能としては、論理回路や制御回路、電圧発生回路が必要とされる場合がある。この場合、ＳｉＣＭＯＳＩＣと混載してＩＣを構成する場合があるが、ＧａＡｓＩＣ内にＳｉＣＭＯＳＩＣで実現していた機能を取り込みワンチップ化すると、小型化やコスト低減などのメリットがある。

現在、携帯電話端末などの無線通信機器が広く普及しているが、近年これらの無線通信機器ではマルチバンド化やマルチモード化が進んでおり、それに伴い高周波フロントエンドに上記のような付加機能が強く求められるようになってきた。

例えば、高周波スイッチ回路においては、複数の経路を切り替えるための論理回路、外部素子削減のための負電圧制御回路、高電力切替のためのチャージポンプ回路などが高周波スイッチ回路の付加機能回路として採用されている。

図５に、高周波スイッチ回路の一例として、ＧａＡｓ ＦＥＴ（ガリウム砒素電界効果トランジスタ）を用いたＳＰＤＴ（Single Pole Double Throw）スイッチの構成例を示す。この高周波スイッチ回路は、半導体スイッチ回路１０、デコーダ回路（ＤＥＣ）３、及び正負電圧論理回路４０が主な構成要素となっている。

以下に、本回路構成を用いて高周波スイッチ回路の動作について説明を行う。半導体スイッチ回路１０は、共通端子１３と、第１の個別端子１４と、第２の個別端子１５と、ＧａＡｓ ＦＥＴを用いた第１のスイッチ素子１１及び第２のスイッチ素子１２とを有する。第１及び第２のスイッチ素子１１、１２は、ゲート端子がそれぞれ抵抗Ｒ１、Ｒ２を介して正負電圧論理回路４０の出力端子と接続される。半導体スイッチ回路１０は、正負電圧論理回路４０からの出力電圧を抵抗Ｒ１、Ｒ２を介してスイッチ素子１１及びスイッチ素子１２にそれぞれ印加することにより、第１及び第２のスイッチ素子１１、１２の導通、非導通を制御する。

電界効果トランジスタ（以下「ＦＥＴ」と記載する）であるスイッチ素子１１、１２は、ドレイン端子及びソース端子の電位に対してゲート端子に印加される電圧が高い場合には、導通状態になる。一方、スイッチ素子１１、１２は、ドレイン端子及びソース端子の電位に対してゲート端子に印加される電圧が低い場合には、非導通状態になる。

例えば、第１のスイッチ素子１１を導通状態にし、かつ第２のスイッチ素子１２を非導通状態にする場合は、ＲＦ信号入出力端子である共通端子１３、第１の個別端子１４、第２の個別端子１５を接地状態とし、正負電圧論理回路４０からの出力Ｖｏｕｔ１を０Ｖ以上の正電圧とし、出力Ｖｏｕｔ２をスイッチ素子１２を構成するＦＥＴのピンチオフ電圧以下の電圧とする。

一方、第１のスイッチ素子１１を非導通状態にし、かつ第２のスイッチ素子１２を導通状態にする場合は、正負電圧論理回路４０からの出力Ｖｏｕｔ１とＶｏｕｔ２の電圧を上記と逆にすればよい。

ここで、高周波スイッチ回路の高周波信号入出力端子である端子１３、１４、１５を接地状態とする理由は、高周波信号入出力端子を接地すると端子のＤＣ電圧が０Ｖとなるので、高周波スイッチ回路の外部素子として設けるＤＣ遮断用の外部キャパシタを不要とすることができるためである。

この場合、第１のスイッチ素子１１及び第２のスイッチ素子１２を構成するＦＥＴのドレイン端子及びソース端子は、上記の通り端子１３、１４、１５に対応して接地状態となっている。このため、スイッチ素子１１、１２のうち、非導通状態にしたいスイッチ素子を構成するＦＥＴのゲート端子には、使用しているＦＥＴがディプレッション型、エンハンスメント型に関わらず負電圧印加が必要である。

以上の理由により、高周波スイッチ回路を駆動する正負電圧論理回路４０は、回路の動作電圧範囲において一定の正電圧を生成するレギュレータ回路（ＲＥＧ）３０、レギュレータ回路３０から出力される電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路（ＮＶＧ）５０、並びにこれらの正電圧及び負電圧を用いて半導体スイッチ回路１０を制御する正負電圧デコーダ回路（ＤＥＣ（−））２０を備える構成となる。正負電圧論理回路４０の電源端子１には、電源電圧ＶＤＤが印加される。

高周波スイッチ回路を制御する制御電圧ＶＣＴＬは、通常、ＣＭＯＳを用いたデジタル回路からの出力となる。このため、一般的にはＨｉｇｈレベルは正電圧、Ｌｏｗレベルは０Ｖとなり、制御入力端子２には負電圧が印加されない。制御電圧として負電圧を用いることができなければ、直接半導体スイッチ回路１０を動作させることができない。そこで、正電圧のみで動作するデコーダ回路３から正負電圧論理回路４０を介して半導体スイッチ回路１０を動作させる。この場合、デコーダ回路３の制御入力端子２には、正電圧又は０Ｖの制御電圧ＶＣＴＬが印加される。このため、正負電圧論理回路４０には、正電圧動作から正負電圧動作に変換するレベルシフト回路も具備される。

このような正負電圧動作によって高周波スイッチ回路を動作させる回路例として、例えば特許文献１、２に記載の回路がある。

特開平９−２０００２１号公報 特開２０１３−４２２１９号公報

上述したように、高周波スイッチ回路においては、図５の構成例のように、正負電圧論理回路４０から半導体スイッチ回路１０に負電圧を印加するために、正負電圧論理回路４０にはレギュレータ回路３０と負電圧出力チャージポンプ回路５０が設けられる。

レギュレータ回路は、ＦＥＴを用いた構成の場合、回路を構成するＦＥＴのピンチオフ電圧の変動に対して出力電圧が変動する。ＦＥＴのピンチオフ電圧の変動は、半導体製造プロセス上のバラツキによって生じる。

レギュレータ回路において、回路を構成するＦＥＴのピンチオフ電圧が所望の値よりもずれると、レギュレータ回路を含む回路における各部電圧が大きく変動し、動作に不具合が生じる場合がある。例えば、上記図５の構成例の正負電圧論理回路４０では、レギュレータ回路３０のＦＥＴのピンチオフ電圧の変動に対して出力電圧ＶＲＥＧが変動すると、この出力電圧ＶＲＥＧを用いて駆動する負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳが大きく変動する。これにより、正負電圧論理回路４０が正常に動作する負電圧ＶＳＳの電圧範囲を外れてしまい、半導体スイッチ回路１０を適切に制御できない場合が生じ得る。

本発明は、上記事情に鑑みなされたもので、回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を提供することを目的とする。

本発明は、ドレイン端子が電源に接続され、ソース端子が出力に接続されるディプレッション型トランジスタと、前記ディプレッション型トランジスタのソース端子とゲート端子間に接続される電流制限抵抗と、前記ディプレッション型トランジスタのゲート端子とグランド端子間に接続される、互いに直列接続されたダイオード及び所定段数のダイオード接続エンハンスメント型トランジスタと、を有する電圧発生回路と、前記電圧発生回路の出力電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路と、を備え、前記ディプレッション型トランジスタ及び前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、負電圧発生回路を提供する。

また、本発明は、上記の負電圧発生回路であって、前記ダイオード接続エンハンスメント型トランジスタは、１又は複数の段数のトランジスタがダイオード接続され、前記電圧発生回路又はこの電圧発生回路に接続される回路の特性に応じて、前記トランジスタの接続段数が設定される、負電圧発生回路を提供する。

また、本発明は、上記の負電圧発生回路であって、前記電圧発生回路又は前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が低下する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が上昇するように変動し、前記ピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が上昇する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が低下するように変動する、負電圧発生回路を提供する。

本発明は、上記いずれかの負電圧発生回路と、論理入力数に応じて設けられ、前記電圧発生回路の出力の正電圧と前記負電圧発生回路の出力の負電圧とを用いて、論理入力に対して正電圧又は負電圧の論理出力を出力する正負電圧デコーダ回路と、を備える正負電圧論理回路を提供する。

本発明は、上記の正負電圧論理回路と、前記正負電圧論理回路の論理出力数に応じて設けられ、前記正負電圧論理回路から出力される正電圧又は負電圧の論理出力によって、導通状態又は非導通状態となるスイッチ素子を有する半導体スイッチ回路と、を備える高周波スイッチ回路を提供する。

本発明によれば、回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を提供できる。

本発明の第１の実施形態に係る負電圧発生回路の構成を示す図である。 本実施形態における負電圧発生回路の出力の負電圧とピンチオフ電圧の相関関係を示す図である。 本発明の第２の実施形態に係る負電圧発生回路の構成を示す図である。 本実施形態におけるダイオード接続エンハンスメント型ＦＥＴの接続段数に対する、負電圧発生回路の出力の負電圧とピンチオフ電圧の関係を示す図である。 高周波スイッチ回路の一例を示す図である。 正負電圧論理回路の構成例を示す図である。 正負電圧論理回路の出力制御電圧の負電圧依存性を示した特性図である。 負電圧出力チャージポンプ回路の入出力電圧特性を示す図である。 従来のレギュレータ回路の一例を示す図である。 負電圧出力チャージポンプ回路の構成例を示す図である。 負電圧発生回路の出力の負電圧とピンチオフ電圧の相関関係を示す図である。

以下、本発明に係る負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。

本実施形態では、ＧａＡｓなどのIII−Ｖ族化合物半導体を用いた集積回路に搭載される回路を例に説明するが、本発明は化合物半導体に限定されず、シリコン半導体などの他の各種半導体素子を用いた回路にも適用可能である。

（本発明の各実施形態の内容に至る経緯）
本実施形態の構成を説明するにあたり、まず、ＧａＡｓ化合物半導体を用いた回路の例として、図５に示したＳＰＤＴスイッチによる高周波スイッチ回路の構成及び動作を詳細に説明する。

高周波スイッチ回路は、前述したように、半導体スイッチ回路１０、正負電圧論理回路４０、デコーダ回路３を有して構成される。半導体スイッチ回路１０に正電圧又は負電圧のＶｏｕｔ１、Ｖｏｕｔ２を印加して駆動する正負電圧論理回路４０は、レギュレータ回路３０、負電圧出力チャージポンプ回路５０、正負電圧デコーダ回路２０を有する。このような正負電圧論理回路４０において、正負電圧制御を実現する際の課題について以下に述べる。

図６に、正負電圧論理回路４０の構成例を示す。この構成例の正負電圧論理回路４０は、レギュレータ回路３０と、負電圧出力チャージポンプ回路５０と、第１の負電圧レベルシフト回路２３ａと、第２の負電圧レベルシフト回路２３ｂと、第１の出力インバータ回路２４ａと、第２の出力インバータ回路２４ｂとを有する。ここで、第１の負電圧レベルシフト回路２３ａ、第２の負電圧レベルシフト回路２３ｂ、第１の出力インバータ回路２４ａ、第２の出力インバータ回路２４ｂが論理入力数に応じて設けられる正負電圧デコーダ回路２０に相当する。

第１の負電圧レベルシフト回路２３ａと第２の負電圧レベルシフト回路２３ｂは、基本的に同一の回路構成となっている。また、第１の出力インバータ回路２４ａと第２の出力インバータ回路２４ｂも、基本的に同一の回路構成となっている。そして、第１の負電圧レベルシフト回路２３ａと第１の出力インバータ回路２４ａにより、デコーダ回路３の出力電圧Ｖｏｕｔ１’がＶｏｕｔ１に変換され出力される。また、第２の負電圧レベルシフト回路２３ｂと第２の出力インバータ回路２４ｂにより、デコーダ回路３の出力電圧Ｖｏｕｔ２’ がＶｏｕｔ２に変換され出力される。正負電圧論理回路４０の電源端子１には、電源電圧ＶＤＤが印加される。

正負電圧デコーダ回路２０は、レギュレータ回路３０から出力される正電圧と負電圧出力チャージポンプ回路５０から出力される負電圧とを用いて、論理入力としてＬｏｗレベルが入力された場合に、論理値Ｌｏｗに相当する負電圧を出力する。また、正負電圧論理回路４０は、論理入力としてＨｉｇｈレベルが入力された場合に、論理値Ｈｉｇｈに相当する正電圧を出力する。

第１及び第２の負電圧レベルシフト回路２３ａ、２３ｂは、第１及び第２の正負電圧論理入力端子４３、４４にそれぞれ入力される論理入力（Ｖｏｕｔ１’、Ｖｏｕｔ２’）を反転し、論理値Ｌｏｗに相当する電圧を０Ｖから負電圧ＶＳＳへシフトする。第１及び第２の出力インバータ回路２４ａ、２４ｂは、第１及び第２の負電圧レベルシフト回路２３ａ、２３ｂの出力を反転し、第１及び第２の正負電圧論理出力端子４１、４２よりＶｏｕｔ１、Ｖｏｕｔ２を出力する。

第１、第２の負電圧レベルシフト回路（ＬＶＳ）２３ａ、２３ｂは、Ｐ型ＦＥＴ２１と、ブレークダウン防止用ダイオード２２と、電流制限抵抗ＲＣ１とを有する。Ｐ型ＦＥＴ２１は、ゲート端子が第１の正負電圧論理入力端子４３（第２の正負電圧論理入力端子４４）に接続され、ソース端子がレギュレータ回路３０の出力端子（ＶＲＥＧ）３１に接続され、ドレイン端子がブレークダウン防止用ダイオード２２に接続される。ブレークダウン防止用ダイオード２２は、３段直列接続のダイオードＤｘ３により構成され、Ｐ型ＦＥＴ２１のゲート−ドレイン間のブレークダウンを防止する目的で設けられている。ブレークダウン防止用ダイオード２２の他端は、電流制限抵抗ＲＣ１を介して負電圧出力端子（ＶＳＳ）４５に接続される。

第１、第２の出力インバータ回路２４ａ、２４ｂは、エンハンスメント型トランジスタ（ＦＥＴ）２５を有する。エンハンスメント型ＦＥＴ２５は、ゲート端子がブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１の接続点に接続され、ドレイン端子が第１の正負電圧論理出力端子４１、及び電流制限抵抗ＲＣ２を介してレギュレータ回路３０の出力端子３１に接続され、ソース端子が負電圧出力端子４５に接続される。

上記の回路構成において、デコーダ回路３の第１の出力電圧である制御電圧（第１の入力電圧）Ｖｏｕｔ１’が論理値Ｌｏｗ時の正負電圧論理回路４０の動作について説明する。第１の負電圧レベルシフト回路２３ａにＬｏｗレベル（０Ｖ）の制御電圧Ｖｏｕｔ１’が入力されると、Ｐ型ＦＥＴ２１はオン状態となり、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１に電流が流れる。

この場合、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１の接続点における電位が上昇し、第１の出力インバータ回路２４ａを構成するエンハンスメント型ＦＥＴ２５はオン状態となり、第１の正負電圧論理出力端子４１は制御電圧Ｖｏｕｔ１として論理値Ｌｏｗに相当する負電圧ＶＳＳを出力する。

一方、制御電圧Ｖｏｕｔ１’が論理値Ｈｉｇｈ時の動作について説明する。第１の負電圧レベルシフト回路２３ａにＨｉｇｈレベル（正電圧）の制御電圧Ｖｏｕｔ１’が入力されると、Ｐ型ＦＥＴ２１はオフ状態となり、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１の接続点は負電圧ＶＳＳと同電位となる。

この場合、第１の出力インバータ回路２４ａを構成するエンハンスメント型ＦＥＴ２５はオフ状態となり、第１の正負電圧論理出力端子４１は制御電圧Ｖｏｕｔ１として論理値Ｈｉｇｈに相当する正電圧ＶＲＥＧを出力する。

また、デコーダ回路３の第２の出力電圧である制御電圧（第２の入力電圧）Ｖｏｕｔ２’に対する正負電圧論理回路４０の動作も同様である。第２の負電圧レベルシフト回路２３ｂにＬｏｗレベル又はＨｉｇｈレベルの制御電圧Ｖｏｕｔ２’が入力されると、第２の負電圧レベルシフト回路２３ｂと第２の出力インバータ回路２４ｂを介して、上記と同様に第２の正負電圧論理出力端子４２から制御電圧Ｖｏｕｔ２’に応じた制御電圧Ｖｏｕｔ２が出力される。

このように、正負電圧論理回路４０は、第１及び第２の負電圧レベルシフト回路２３ａ、２３ｂがインバータとして機能し、その出力にさらに第１及び第２の出力インバータ回路２４ａ、２４ｂが接続されているため、インバータ２段相当の動作となる。したがって、正負電圧論理回路４０は、論理値Ｌｏｗ入力時には、出力は論理値Ｌｏｗとなり、論理値Ｈｉｇｈ入力時には、出力は論理値Ｈｉｇｈとなる。

上述の正負電圧論理回路４０には、論理回路が正常動作できる負電圧ＶＳＳの電圧範囲が存在する。以下、正負電圧論理回路４０が正常に動作する負電圧ＶＳＳの電圧範囲を「動作ウィンドウ」と呼ぶ。

図７に、正負電圧論理回路４０の第１の入力電圧である制御電圧Ｖｏｕｔ１’として、論理値Ｈｉｇｈに相当する電圧と、論理値Ｌｏｗに相当する電圧を入力した場合における、出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性を示した特性図を示す。図７において、横軸は負電圧ＶＳＳを、縦軸は出力の制御電圧Ｖｏｕｔ１を示している。図中の実線は、制御電圧Ｖｏｕｔ１’として論理値Ｈｉｇｈに相当する電圧を入力した時の負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、破線は、制御電圧Ｖｏｕｔ１’として論理値Ｌｏｗに相当する電圧を入力した時の負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、それぞれ示している。

ここで、図６及び図７を参照して負電圧ＶＳＳが動作ウィンドウから外れた場合の動作について説明する。

まず、負電圧ＶＳＳが動作ウィンドウよりも電位が高く、正負電圧論理回路４０が「常時ＯＮ」となる場合について説明する。

正負電圧論理回路４０に制御電圧Ｖｏｕｔ１’として論理値Ｌｏｗに相当する電圧が入力されたとき、Ｐ型ＦＥＴ２１はオン状態となり、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１に電流が流れる。ここで、負電圧ＶＳＳが十分に低く動作ウィンドウ内の場合、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１の接続点における電位はＰ型ＦＥＴ２１のドレイン電流と電流制限抵抗ＲＣ１との積によって決定される。しかし、負電圧ＶＳＳが高くなっていくとＰ型ＦＥＴ２１のドレイン端子と負電圧ＶＳＳ間の電位差がブレークダウン防止用ダイオード２２に発生する順方向電圧を下回ってしまう。その結果、電流制限抵抗ＲＣ１に発生する電位差が小さくなっていき、最終的には第１の出力インバータ回路２４ａを構成するエンハンスメント型ＦＥＴ２５をオン状態にするための電位差が得られなくなり、第１の正負電圧論理出力端子４１からは論理値Ｈｉｇｈに相当する正電圧ＶＲＥＧが出力される。

このように、負電圧ＶＳＳが動作ウィンドウよりも電位が高い場合、入力の制御電圧Ｖｏｕｔ１’が論理値Ｌｏｗにも関わらず、出力の制御電圧Ｖｏｕｔ１は論理値Ｈｉｇｈとなってしまう。つまり、正負電圧論理回路４０が「常時ＯＮ」となってしまう。

次に、負電圧ＶＳＳが動作ウィンドウよりも電位が低く、正負電圧論理回路４０が「常時ＯＦＦ」となる場合について説明する。

正負電圧論理回路４０に制御電圧Ｖｏｕｔ１’として論理値Ｈｉｇｈに相当する電圧が入力されたとき、負電圧ＶＳＳが十分に高く動作ウィンドウ内の場合、Ｐ型ＦＥＴ２１はオフ状態となり、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１の接続点は負電圧ＶＳＳと同電位となる。しかし、負電圧ＶＳＳが低くなっていくと同様にＰ型ＦＥＴ２１のドレイン端子の電位も低くなり、Ｐ型ＦＥＴ２１のゲート−ドレイン間電圧が高くなる。Ｐ型ＦＥＴ２１のゲート−ドレイン間に逆方向耐圧を超える電圧が印加された場合には、Ｐ型ＦＥＴ２１はオン状態となる。その結果、ブレークダウン防止用ダイオード２２と電流制限抵抗ＲＣ１に電流が流れ、エンハンスメント型ＦＥＴ２５のゲートにはソース電位よりも高い電圧が加わる。したがって、第１の出力インバータ回路２４ａを構成するエンハンスメント型ＦＥＴ２５はオン状態となり、第１の正負電圧論理出力端子４１からは論理値Ｌｏｗに相当する負電圧ＶＳＳが出力される。

このように、負電圧ＶＳＳが動作ウィンドウよりも電位が低い場合、入力の制御電圧Ｖｏｕｔ１’が論理値Ｈｉｇｈにも関わらず、出力の制御電圧Ｖｏｕｔ１は論理値Ｌｏｗとなってしまう。つまり、正負電圧論理回路４０が「常時ＯＦＦ」となってしまう。

以上説明したように、正負電圧論理回路４０には正常に動作する負電圧ＶＳＳの電圧範囲「動作ウィンドウ」が存在するため、レギュレータ回路３０と負電圧出力チャージポンプ回路５０による負電圧発生回路４は、負電圧ＶＳＳを動作ウィンドウ内に収める必要がある。例えば、上記の特許文献２では、動作ウィンドウの幅（負電圧ＶＳＳの上限と下限との差）が５.８Ｖ程度であったものを７.８Ｖまで広げることにより、回路動作の確実性、安定性の向上を図っている。

正負電圧論理回路４０は、本来は負電圧ＶＳＳの変動が少ない方が望ましい。例えば、前述したように論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈと論理値Ｌｏｗに相当する電圧Ｖｌｏｗとの電位差は、高周波ひずみ、ＩＭＤ特性などのひずみ特性、及び線形性に相関関係がある。そのため、負電圧ＶＳＳが大きく変動すると、正負電圧論理回路４０が問題無く動作しても、高周波スイッチ回路の特性にバラツキが発生することがある。したがって、以下では上記特許文献２とは異なる解決手段を検討する。

負電圧ＶＳＳの変動の主要因としては、半導体製造プロセス上のバラツキ、具体的には回路を構成するＦＥＴのピンチオフ電圧のバラツキが挙げられる。

図５に示されるように、負電圧発生回路４は、レギュレータ回路３０と負電圧出力チャージポンプ回路５０とにより構成されている。図８に、負電圧出力チャージポンプ回路５０の入出力電圧特性を示す。図８において、横軸は入力の正電圧ＶＲＥＧを、縦軸は出力の負電圧ＶＳＳを示している。負電圧発生回路４は、レギュレータ回路３０の出力の正電圧ＶＲＥＧによって負電圧出力チャージポンプ回路５０が駆動され、負電圧ＶＳＳを出力する。このため、図８に示すように、負電圧出力チャージポンプ回路５０の入力の正電圧ＶＲＥＧと出力の負電圧ＶＳＳは負の相関関係を持つ。

ここで、図９に、従来のレギュレータ回路の一例を示す。レギュレータ回路１３０は、ディプレッション型ＦＥＴ１３２、電流制限抵抗Ｒｒ、多段接続されたショットキーバリアダイオード１３３を有して構成される。ディプレッション型ＦＥＴ１３２は、ドレイン端子は電源端子（ＶＤＤ）１に接続され、ソース端子は出力端子３１に接続され、ソース端子とゲート端子は電流制限抵抗Ｒｒを介して接続されており、さらにゲート端子はショットキーバリアダイオード１３３を介してグランド端子（ＧＮＤ）３４と接続されている。

レギュレータ回路１３０の動作時は、ディプレッション型ＦＥＴ１３２はオン状態となり、ゲート−ソース間電圧ＶｇｓはＦＥＴ１３２のピンチオフ電圧程度の電位Ｖ_{P_DFET}となる。ＦＥＴ１３２のゲート端子の電位はショットキーバリアダイオード１３３の順方向電圧によって決定される。ショットキーバリアダイオードの１つ当たりの順方向電圧をＶ_{f_SBD}とすると、図９のショットキーバリアダイオード１３３は２段接続されているため、ＦＥＴ１３２のゲート電圧は２・Ｖ_{f_SBD}となる。また、ショットキーバリアダイオード１３３に流れる電流値は電流制限抵抗値Ｒｒによって決定される。具体的には、ＦＥＴ１３２のゲート−ソース間電圧Ｖｇｓと電流制限抵抗Ｒｒとの商により決定される。上記構成の場合、レギュレータ回路１３０の出力電圧ＶＲＥＧは、ＦＥＴ１３２のゲート電圧とゲート−ソース間電圧Ｖｇｓとの差をとった値となるため、数式（１）のようになる。

ＶＲＥＧ＝２・Ｖ_{f_SBD}−Ｖ_{P_DFET} …（１）

数式（１）からわかるように、従来のレギュレータ回路１３０では、出力電圧ＶＲＥＧはピンチオフ電圧Ｖ_{P_DFET}に対して負の相関関係を持ち、ＦＥＴのピンチオフ電圧の変動に対して出力電圧ＶＲＥＧが変動する。図８に示したように、負電圧発生回路４において、レギュレータ回路の出力の正電圧ＶＲＥＧと負電圧出力チャージポンプ回路の出力の負電圧ＶＳＳは負の相関関係を持つ。このため、従来のレギュレータ回路１３０を用いた場合、負電圧発生回路４から出力される負電圧ＶＳＳとピンチオフ電圧は正の相関関係を持つことになる。ＦＥＴのピンチオフ電圧は、半導体製造プロセス上のバラツキによって変動するため、半導体製造プロセス上のバラツキを考慮した回路設計が必要となる。

図１０に、負電圧出力チャージポンプ回路５０の構成例を示す。負電圧出力チャージポンプ回路５０は、クロック発生器５１と、充放電容量５２と、ダイオード接続エンハンスメント型ＦＥＴ５３と、チャージポンプ回路の出力容量５４と、ローパスフィルタ５５とを有する。負電圧出力チャージポンプ回路５０は、レギュレータ回路の出力電圧ＶＲＥＧを入力とし、負電圧ＶＳＳを出力する。クロック発生器５１の論理値Ｈｉｇｈに相当する電圧はＶＲＥＧであり、論理値Ｌｏｗに相当する電圧はグランド電位となっている。クロック発生器５１からは２つの出力電圧ＶＣ１、ＶＣ２がそれぞれ出力され、ＶＣ１はＶＣ２の論理反転出力となっている。チャージポンプ回路については公知の技術のため、詳細な動作原理については説明を省略する。

負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳは、ダイオード接続エンハンスメント型ＦＥＴ５３のピンチオフ電圧に依存する。例えば、ＦＥＴ５３のピンチオフ電圧が低い場合は、順方向電圧Ｖ_{f_EFET}が低下するため負電圧ＶＳＳは低くなり、逆にピンチオフ電圧が高い場合は、順方向電圧Ｖ_{f_EFET}が上昇するため負電圧ＶＳＳは高くなる。つまり、負電圧出力チャージポンプ回路５０単体で考えると、負電圧ＶＳＳとピンチオフ電圧は正の相関関係となる。

なお、負電圧出力チャージポンプ回路５０に用いられているダイオード接続エンハンスメント型ＦＥＴ５３をショットキーバリアダイオードに変更することにより、ピンチオフ電圧の依存性を低減することは可能である。しかし、ショットキーバリアダイオードの順方向電圧Ｖ_{f_SBD}はダイオード接続エンハンスメント型ＦＥＴの順方向電圧Ｖ_{f_EFET}に比べて高いため、ショットキーバリアダイオードに置き換えると負電圧ＶＳＳの出力電圧が高くなってしまう問題がある。

ここまで説明してきたように、従来のレギュレータ回路１３０では、回路を構成するＦＥＴのピンチオフ電圧が所望の値よりも高めにずれると出力電圧が低下する。このため、負電圧発生回路４においては、レギュレータ回路１３０の出力電圧を用いて負電圧出力チャージポンプ回路５０を駆動すると、負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳは上昇する。また、負電圧出力チャージポンプ回路５０自体においても、回路を構成するＦＥＴのピンチオフ電圧が所望の値より高めにずれると、同じ駆動電圧であっても負電圧出力は上昇し、結果として出力される負電圧ＶＳＳは所望の特性値よりも大きく上昇することになる。

一方で、従来のレギュレータ回路１３０では、回路を構成するＦＥＴのピンチオフ電圧が所望の値よりも低めにずれると出力電圧が上昇する。このため、負電圧発生回路４においては、レギュレータ回路１３０の出力電圧を用いて負電圧出力チャージポンプ回路５０を駆動すると、負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳは低下する。また、負電圧出力チャージポンプ回路５０自体においても、回路を構成するＦＥＴのピンチオフ電圧が所望の値より低めにずれると、同じ駆動電圧であっても負電圧出力は低下し、結果として出力される負電圧ＶＳＳは所望の特性値よりも大きく低下することになる。

つまり、負電圧発生回路４は、従来のレギュレータ回路１３０の構成では、ＦＥＴのピンチオフ電圧の変動に対して負電圧出力が更に大きく変動する特性となっている。

図１１に、負電圧発生回路４の出力の負電圧ＶＳＳとピンチオフ電圧の相関関係を示す。図１１において、横軸はピンチオフ電圧Ｖ_Pを、縦軸は負電圧ＶＳＳを、ＶＳＳＭＡＸとＶＳＳＭＩＮは動作ウィンドウの上限と下限を示している。図１１の特性図において、負電圧ＶＳＳとピンチオフ電圧Ｖ_Pの相関関係が強くなると、負電圧発生回路４から出力される負電圧ＶＳＳの変動特性の傾きが大きくなる。その結果、負電圧ＶＳＳが動作ウィンドウ内に収まる条件を満たすＦＥＴのピンチオフ電圧の幅は狭くなる。このようなピンチオフ電圧依存性は、半導体回路の歩留まりの低下を招き、高周波スイッチ回路ＩＣのチップコストの増大に繋がる。

そこで、上記事情を鑑み、本実施形態では、レギュレータ回路として動作する電圧発生回路において、回路を構成するＦＥＴのピンチオフ電圧依存性を抑制した構成例を以下に示す。本実施形態の電圧発生回路を用いることにより、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路において、負電圧ＶＳＳのピンチオフ電圧依存性を抑制可能とする。よって、本実施形態は、半導体回路の歩留まりの向上を図り、高周波スイッチ回路の特性バラツキを低減させた回路を提供するものである。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る負電圧発生回路４の構成を示す図である。負電圧発生回路４は、レギュレータ回路３０と、負電圧出力チャージポンプ回路５０とを有する。負電圧出力チャージポンプ回路５０は、例えば図１０に示した構成とする。

電圧発生回路として機能する本実施形態のレギュレータ回路３０は、ディプレッション型トランジスタ（ＦＥＴ）３２、電流制限抵抗Ｒｒ、ショットキーバリアダイオード３３、所定段数のトランジスタがダイオード接続されたピンチオフ電圧補償用のダイオード接続エンハンスメント型トランジスタ（ＦＥＴ）３５を有して構成される。ディプレッション型ＦＥＴ３２及びダイオード接続エンハンスメント型ＦＥＴ３５は、例えばＮ型ＦＥＴにより構成される。

ディプレッション型ＦＥＴ３２は、ドレイン端子は電源端子（ＶＤＤ）１に接続され、ソース端子は出力端子（ＶＲＥＧ）３１に接続され、ソース端子とゲート端子は電流制限抵抗Ｒｒを介して接続されている。また、ディプレッション型ＦＥＴ３２のゲート端子は、互いに直列接続されたショットキーバリアダイオード３３及びダイオード接続エンハンスメント型ＦＥＴ３５を介してグランド端子（ＧＮＤ）３４と接続されている。ダイオード接続エンハンスメント型ＦＥＴ３５の接続段数は、ここでは２段としている。なお、ショットキーバリアダイオード３３は、ＰＮダイオードなどの他の構成のダイオードであってもよい。

ディプレッション型ＦＥＴ３２とダイオード接続エンハンスメント型ＦＥＴ３５とは、レギュレータ回路３０の半導体チップの製造においては同一プロセス、かつ近傍に形成される。例えば、レギュレータ回路３０は単一チップのＩＣにより構成される。また、レギュレータ回路３０のダイオード接続エンハンスメント型ＦＥＴ３５と負電圧出力チャージポンプ回路５０のダイオード接続エンハンスメント型ＦＥＴ５３とは、レギュレータ回路３０と負電圧出力チャージポンプ回路５０の半導体チップの製造においては同一プロセス、かつ近傍に形成される。例えば、レギュレータ回路３０と負電圧出力チャージポンプ回路５０は単一チップに構成される。

レギュレータ回路３０の動作時は、ディプレッション型ＦＥＴ３２はオン状態となり、ゲート−ソース間電圧ＶｇｓはＦＥＴ３２のピンチオフ電圧程度の電位Ｖ_{P_DFET}となる。ＦＥＴ３２のゲート端子の電位は、ダイオード接続エンハンスメント型ＦＥＴ３５とショットキーバリアダイオード３３の順方向電圧によって決定される。ショットキーバリアダイオードの順方向電圧をＶ_{f_SBD}、ダイオード接続エンハンスメント型ＦＥＴ３５の順方向電圧をＶ_{f_EFET}とすると、ＦＥＴ３２のゲート電圧はＶ_{f_SBD}＋２・Ｖ_{f_EFET}となる。また、ダイオード接続エンハンスメント型ＦＥＴ３５及びショットキーバリアダイオード３３に流れる電流値は電流制限抵抗値Ｒｒによって決定される。具体的には、ＦＥＴ３２のゲート−ソース間電圧Ｖｇｓと電流制限抵抗Ｒｒとの商により決定される。上記構成の場合、レギュレータ回路３０の出力電圧ＶＲＥＧは、ＦＥＴ３２のゲート電圧とゲート−ソース間電圧Ｖｇｓとの差をとった値となるため、数式（２）のようになる。

ＶＲＥＧ＝Ｖ_{f_SBD}＋２・Ｖ_{f_EFET}−Ｖ_{P_DFET} …（２）

通常、半導体製造プロセス上のバラツキにより、ダイオード接続エンハンスメント型ＦＥＴ３５の順方向電圧Ｖ_{f_EFET}とディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}は同様の変化をする。つまり、ディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}が高くなればエンハンスメント型ＦＥＴ３５のダイオードの順方向電圧Ｖ_{f_EFET}も同様に高くなり、ディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}が低くなればエンハンスメント型ＦＥＴ３５のダイオードの順方向電圧Ｖ_{f_EFET}も同様に低くなる。

数式（２）からわかるように、加算の項であるＶ_{f_EFET}の係数が２であるのに対して、減算の項であるＶ_{P_DFET}の係数が１になっている、このため、レギュレータ回路３０の出力電圧ＶＲＥＧは、ＦＥＴのピンチオフ電圧の変化に対して、図９に示した従来例の回路とは逆に、正の相関関係を持つ。

ここで、図８に示したように、負電圧発生回路４において、レギュレータ回路３０の出力の正電圧ＶＲＥＧと負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳは負の相関関係を持つ。したがって、負電圧出力チャージポンプ回路５０から出力される負電圧ＶＳＳとピンチオフ電圧は負の相関関係を持つことになる。

図２は、負電圧発生回路４の出力の負電圧ＶＳＳとピンチオフ電圧の相関関係を示す図である。図２において、横軸はピンチオフ電圧Ｖ_Pを、縦軸は負電圧ＶＳＳを示している。上述したように、半導体製造プロセス上のバラツキによってＦＥＴのピンチオフ電圧が変化した場合、負電圧出力チャージポンプ回路５０とレギュレータ回路３０は、負電圧ＶＳＳとピンチオフ電圧Ｖ_Pの相関関係がそれぞれ逆相関となる。このため、図２の左側（Ａ）の特性図に示すように、ピンチオフ電圧Ｖ_Pの変動に対して、レギュレータ回路３０の出力電圧ＶＲＥＧによる負電圧ＶＳＳの出力変動と、負電圧出力チャージポンプ回路５０の出力ＶＳＳの変動とは逆方向の特性になり、互いに相殺される。つまり、負電圧出力チャージポンプ回路５０のピンチオフ電圧依存性は、ピンチオフ電圧Ｖ_Pの変動に対するレギュレータ回路３０の出力変動によってキャンセルされる。したがって、負電圧発生回路４全体でみると、図２の右側（Ｂ）の特性図に示すように、出力の負電圧ＶＳＳがＦＥＴのピンチオフ電圧Ｖ_Pに関わらず一定となるように制御される。

このように、本実施形態のレギュレータ回路３０では、ピンチオフ電圧補償用のダイオード接続エンハンスメント型ＦＥＴ３５を設けることにより、ディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}の変動の影響をエンハンスメント型ＦＥＴ３５のダイオードの順方向電圧Ｖ_{f_EFET}によって低減できる。この場合、レギュレータ回路３０の出力電圧がピンチオフ電圧の変動に対して正の相関関係を持つようになる。また、レギュレータ回路３０の出力電圧ＶＲＥＧを基に負電圧ＶＳＳを発生する負電圧出力チャージポンプ回路５０におけるピンチオフ電圧依存性を、ダイオード接続エンハンスメント型ＦＥＴ３５のピンチオフ電圧特性によって相殺して低減できる。以上により、レギュレータ回路３０及び負電圧出力チャージポンプ回路５０を有する負電圧発生回路４において、ピンチオフ電圧依存性をできるだけ小さくすることができるよう、理想的にはゼロになるように、ピンチオフ電圧の変動の影響を抑制できる。

したがって、半導体製造プロセス上のバラツキによりＦＥＴのピンチオフ電圧が変化したときの、負電圧発生回路４の出力電圧の変動を抑えることができる。また、負電圧発生回路４において、半導体製造プロセス上のピンチオフ電圧のバラツキ範囲を大きく許容できるため、半導体回路の歩留まりを向上できる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る負電圧発生回路４Ａの構成を示す図である。第２の実施形態は、負電圧発生回路４Ａにおいて、回路構成を一部変更したレギュレータ回路３０Ａを備える例である。レギュレータ回路３０Ａは、ディプレッション型ＦＥＴ３２、電流制限抵抗Ｒｒ、ショットキーバリアダイオード３３、所定段数接続されたピンチオフ電圧補償用のダイオード接続エンハンスメント型ＦＥＴ３５Ａを有して構成される。

ダイオード接続エンハンスメント型ＦＥＴ３５Ａは、第１の実施形態と比べて、ダイオード接続されたエンハンスメント型ＦＥＴの接続段数を変更したものであり、ＦＥＴの段数は１段以上の任意の段数に設定可能とする。例えば、負電圧出力チャージポンプ回路５０のピンチオフ電圧依存性など、レギュレータ回路３０Ａに接続される回路の特性、或いはレギュレータ回路３０Ａ単体でのピンチオフ電圧依存性の特性に応じて、ＦＥＴの接続段数が設定される。

ダイオード接続エンハンスメント型ＦＥＴ３５Ａにおいて、ＦＥＴの接続段数を変更することにより、レギュレータ回路３０Ａからの負電圧ＶＳＳに対するピンチオフ電圧依存性を調整できる。このことは、使用する負電圧出力チャージポンプ回路５０のＦＥＴのピンチオフ電圧依存性に合わせて、レギュレータ回路３０Ａからのピンチオフ電圧依存性を調整することで、出力の負電圧ＶＳＳをＦＥＴのピンチオフ電圧に関わらず一定にできることを示している。

例えば、負電圧出力チャージポンプ回路５０のＦＥＴのピンチオフ電圧の依存性が強い場合、ダイオード接続エンハンスメント型ＦＥＴ３５ＡにおけるＦＥＴの接続段数を多くすることにより、レギュレータ回路３０Ａからのピンチオフ電圧依存性を強くすることができる。その結果、負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳをＦＥＴのピンチオフ電圧に関わらず一定にすることができる。

一方で、負電圧出力チャージポンプ回路５０のＦＥＴのピンチオフ電圧の依存性が弱い場合、ダイオード接続エンハンスメント型ＦＥＴ３５ＡにおけるＦＥＴの接続段数を少なくする。特に、使用する負電圧出力チャージポンプ回路５０自体にＦＥＴのピンチオフ電圧依存性が無い場合（例えば図１０のダイオード接続エンハンスメント型ＦＥＴ５３の代わりにピンチオフ依存性の無いＰＮダイオードを用いた場合など）では、ダイオード接続エンハンスメント型ＦＥＴ３５ＡにおけるＦＥＴの接続段数を１個にする。これにより、レギュレータ回路３０Ａからの出力電圧ＶＲＥＧをＦＥＴのピンチオフ電圧によらず一定にすることができるのは明らかであり、その場合においても負電圧出力チャージポンプ回路５０の出力の負電圧ＶＳＳをＦＥＴのピンチオフ電圧に関わらず一定にすることができる。すなわち、レギュレータ回路３０Ａ単体においてもダイオード接続エンハンスメント型ＦＥＴ３５Ａによってピンチオフ電圧の変動の影響を抑制し、出力電圧ＶＲＥＧを一定にすることができる。

この第２の実施形態の構成では、レギュレータ回路３０Ａの出力ＶＲＥＧのピンチオフ電圧依存性、負電圧出力チャージポンプ回路５０の出力ＶＳＳのピンチオフ電圧依存性（すなわち負電圧発生回路４Ａのピンチオフ電圧依存性）を、各回路の特性に合わせてそれぞれ調整できる。

以上の説明では、レギュレータ回路３０、３０Ａにおいて、ピンチオフ電圧補償用のダイオード接続エンハンスメント型ＦＥＴ３５、３５Ａのダイオードの順方向電圧Ｖ_{f_EFET}と、ディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}とは、半導体製造プロセスのバラツキによって同じように変化するとしていたが、変動特性が異なる場合がある。実際には、使用する半導体製造プロセスにより、ダイオード接続されたエンハンスメント型ＦＥＴの順方向電圧Ｖ_{f_EFET}とディプレッション型ＦＥＴのピンチオフ電圧Ｖ_{P_DFET}とは、係数１の相関ではなく、相関係数が１よりも大きい場合や小さい場合などが存在する。このような場合に、第２の実施形態のレギュレータ回路３０Ａにおいて、ダイオード接続エンハンスメント型ＦＥＴ３５ＡのＦＥＴの接続段数を変更することにより、レギュレータ回路３０Ａからの出力電圧のピンチオフ電圧依存性を細かく制御することが可能である。これにより、より精密に負電圧出力チャージポンプ回路５０の特性と合わせることが可能となる。

図４は、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数に対する、負電圧発生回路４Ａの出力の負電圧ＶＳＳとピンチオフ電圧の関係を示す図である。図４において、横軸はピンチオフ電圧Ｖ_Pを、縦軸は負電圧ＶＳＳを示している。図４の左側（Ａ）の特性図に示すように、ピンチオフ電圧Ｖ_Pの変動に対して一定の負電圧ＶＳＳの出力が得られる状態で、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数を増加させると、ピンチオフ電圧Ｖ_Pに対する負電圧ＶＳＳの変動特性の傾きが右下がりになる。一方、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数を減少させると、ピンチオフ電圧Ｖ_Pに対する負電圧ＶＳＳの変動特性の傾きが右上がりになる。

上記特性を利用し、負電圧ＶＳＳの動作ウィンドウの範囲がピンチオフ電圧Ｖ_Pによって変動する場合、動作ウィンドウの変動に合わせて負電圧ＶＳＳの変動特性の傾きを調整することができる。例えば、図４の右上（Ｂ）の特性図に示すように、動作ウィンドウの範囲がピンチオフ電圧Ｖ_Pの増加に伴って負方向に変動する場合、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数を増やして負電圧ＶＳＳの変動特性の傾きを右下がりにする。一方、図４の右下（Ｃ）の特性図に示すように、動作ウィンドウの範囲がピンチオフ電圧Ｖ_Pの増加に伴って正方向に変動する場合、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数を減らして負電圧ＶＳＳの変動特性の傾きを右上がりにする。このようにピンチオフ電圧Ｖ_Pに対する負電圧ＶＳＳの変動特性の傾きを調整することによって、ピンチオフ電圧の変動の影響をより最小限に抑えることができる。

このように、本実施形態では、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数によってレギュレータ回路３０Ａの出力電圧とピンチオフ電圧との相関関係を任意に調整できる。また、ダイオード接続エンハンスメント型ＦＥＴ３５Ａの接続段数を調整することにより、負電圧発生回路４Ａの出力電圧とピンチオフ電圧の相関関係を正の相関関係や負の相関関係など、任意の相関関係に調整できる。

本実施形態のレギュレータ回路３０Ａによれば、ピンチオフ電圧補償用のダイオード接続エンハンスメント型ＦＥＴ３５ＡのＦＥＴの接続段数を回路特性に応じて設定することにより、ディプレッション型ＦＥＴ３２のピンチオフ電圧Ｖ_{P_DFET}の変動の影響をより細かく調整し、ピンチオフ電圧の影響をより最小限に抑制できる。また、レギュレータ回路３０Ａの出力電圧ＶＲＥＧを基に負電圧ＶＳＳを発生する負電圧出力チャージポンプ回路５０の特性に合わせて、ピンチオフ電圧依存性の補償強度を調整し、負電圧ＶＳＳをピンチオフ電圧に関わらず一定にすることができる。以上により、レギュレータ回路３０Ａ及び負電圧出力チャージポンプ回路５０を有する負電圧発生回路４Ａにおいて、ピンチオフ電圧依存性をできるだけ小さくすることができるよう、理想的にはゼロになるように、ピンチオフ電圧の変動の影響を抑制できる。

したがって、半導体製造プロセス上のバラツキによりＦＥＴのピンチオフ電圧が変化したときの、負電圧発生回路４Ａの出力電圧の変動を抑えることができる。また、負電圧発生回路４Ａにおいて、半導体製造プロセス上のピンチオフ電圧のバラツキ範囲を大きく許容できるため、半導体回路の歩留まりを向上できる。

（応用例の実施形態）
上述した第１及び第２の実施形態の電圧発生回路及び負電圧発生回路を適用した回路について説明する。

図１のレギュレータ回路３０及び負電圧発生回路４、図３のレギュレータ回路３０Ａ及び負電圧発生回路４Ａを、図６の構成に適用して正負電圧論理回路４０を構成することができる。正負電圧論理回路４０は、論理入力数に応じて設けられた正負電圧デコーダ回路２０を有する。正負電圧デコーダ回路２０は、レギュレータ回路３０、３０Ａの出力の正電圧ＶＲＥＧと、負電圧発生回路４、４Ａの出力の負電圧ＶＳＳとを用いて、論理入力Ｖｏｕｔ１’、Ｖｏｕｔ２’に対して、論理出力として制御電圧Ｖｏｕｔ１、Ｖｏｕｔ２を出力する。ここで、正負電圧デコーダ回路２０は、論理入力がＨｉｇｈの場合は正電圧ＶＲＥＧを、論理入力がＬｏｗの場合は負電圧ＶＳＳを、それぞれ出力する。

本実施形態では、回路内のＦＥＴのピンチオフ電圧に関わらず一定の負電圧ＶＳＳを得ることができ、論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈ（ＶＲＥＧ）と論理値Ｌｏｗに相当する電圧Ｖｌｏｗ（ＶＳＳ）との電位差がＦＥＴのピンチオフ電圧に関わらず一定となる。このため、正負電圧論理回路４０を常に安定して動作させることができ、制御電圧Ｖｏｕｔ１、Ｖｏｕｔ２を正確に出力できる。

また、図１のレギュレータ回路３０及び負電圧発生回路４、図３のレギュレータ回路３０Ａ及び負電圧発生回路４Ａを、図５の構成に適用して高周波スイッチ回路を構成することができる。高周波スイッチ回路は、論理入力数に応じて設けられた半導体スイッチ回路１０を有する。半導体スイッチ回路１０は、正負電圧論理回路４０から出力される正電圧ＶＲＥＧ又は負電圧ＶＳＳの論理出力によって、導通状態又は非導通状態となるスイッチ素子１１、１２を有して構成される。

本実施形態では、回路内のＦＥＴのピンチオフ電圧に関わらず一定の負電圧ＶＳＳを得ることができ、正負電圧論理回路４０から常に正確な制御電圧Ｖｏｕｔ１、Ｖｏｕｔ２が出力される。このため、ピンチオフ電圧の変動があっても常に半導体スイッチ回路１０を適切に制御でき、高周波スイッチ回路の特性バラツキを低減できる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

本発明は、ＦＥＴを有して構成される電圧発生回路、負電圧発生回路、正負電圧論理回路等に利用可能であり、特にガリウム砒素などのIII−Ｖ族化合物半導体を用いた高周波スイッチ回路等の高周波回路に有用である。

１：電源端子（ＶＤＤ）
２：制御入力端子（ＶＣＴＬ）
３：デコーダ回路（ＤＥＣ）
４、４Ａ：負電圧発生回路
１０：半導体スイッチ回路
１１：第１のスイッチ素子
１２：第２のスイッチ素子
１３：共通端子
１４：第１の個別端子
１５：第２の個別端子
２０：正負電圧デコーダ回路（ＤＥＣ（−））
２１：Ｐ型ＦＥＴ
２２：ブレークダウン防止用ダイオード
２３ａ：第１の負電圧レベルシフト回路
２３ｂ：第２の負電圧レベルシフト回路
２４ａ：第１の出力インバータ回路
２４ｂ：第２の出力インバータ回路
２５：エンハンスメント型ＦＥＴ
３０、３０Ａ：レギュレータ回路
３１：出力端子（ＶＲＥＧ）
３２：ディプレッション型ＦＥＴ
３３：ショットキーバリアダイオード
３４：グランド端子（ＧＮＤ）
３５、３５Ａ：ダイオード接続エンハンスメント型ＦＥＴ
Ｒｒ：電流制限抵抗
４０：正負電圧論理回路
４１：第１の正負電圧論理出力端子
４２：第２の正負電圧論理出力端子
４３：第１の正負電圧論理入力端子
４４：第２の正負電圧論理入力端子
４５：負電圧出力端子（ＶＳＳ）
５０：負電圧出力チャージポンプ回路
５１：クロック発生器
５２：充放電容量
５３：ダイオード接続エンハンスメント型ＦＥＴ
５４：出力容量
５５：ローパスフィルタ

Claims (5)

1. ドレイン端子が電源に接続され、ソース端子が出力に接続されるディプレッション型トランジスタと、
   前記ディプレッション型トランジスタのソース端子とゲート端子間に接続される電流制限抵抗と、
   前記ディプレッション型トランジスタのゲート端子とグランド端子間に接続される、互いに直列接続されたダイオード及び所定段数のダイオード接続エンハンスメント型トランジスタと、を有する電圧発生回路と、
   前記電圧発生回路の出力電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路と、を備え、
   前記ディプレッション型トランジスタ及び前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、負電圧発生回路。
2. 請求項１に記載の負電圧発生回路であって、
   前記ダイオード接続エンハンスメント型トランジスタは、１又は複数の段数のトランジスタがダイオード接続され、前記電圧発生回路又はこの電圧発生回路に接続される回路の特性に応じて、前記トランジスタの接続段数が設定される、負電圧発生回路。
3. 請求項１又は２に記載の負電圧発生回路であって、
   前記電圧発生回路又は前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が低下する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が上昇するように変動し、前記ピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が上昇する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が低下するように変動する、負電圧発生回路。
4. 請求項１から３のいずれか一項に記載の負電圧発生回路と、
   論理入力数に応じて設けられ、前記電圧発生回路の出力の正電圧と前記負電圧発生回路の出力の負電圧とを用いて、論理入力に対して正電圧又は負電圧の論理出力を出力する正負電圧デコーダ回路と、
   を備える正負電圧論理回路。
5. 請求項４に記載の正負電圧論理回路と、
   前記正負電圧論理回路の論理出力数に応じて設けられ、前記正負電圧論理回路から出力される正電圧又は負電圧の論理出力によって、導通状態又は非導通状態となるスイッチ素子を有する半導体スイッチ回路と、
   を備える高周波スイッチ回路。

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