JPH04363060A - 電圧制御回路 - Google Patents
電圧制御回路Info
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- JPH04363060A JPH04363060A JP3000755A JP75591A JPH04363060A JP H04363060 A JPH04363060 A JP H04363060A JP 3000755 A JP3000755 A JP 3000755A JP 75591 A JP75591 A JP 75591A JP H04363060 A JPH04363060 A JP H04363060A
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- control circuit
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明はＧａＡｓ ＭＥＳ ＦＥ
Ｔにおけるトランスファゲートの制御回路に関する。
Ｔにおけるトランスファゲートの制御回路に関する。
【０００３】
【従来の技術】通信分野やコンピュータに代表される情
報分野では、高速信号処理が要求されるようになってき
ている。これまでは、ＥＣＬ（Ｅｍｉｔｔｅｒｃｏｕｐ
ｌｅｄ ｌｏｇｉｃ） とよばれるバイポーラトランジ
スタを用いた高速ロジックで高速信号処理をおこなって
いた。しかしながら、ＥＣＬは消費電力が大きいことか
ら、高集積化は困難であった。これに対し、素子構造の
簡単なＧａＡｓ ＭＥＳ ＦＥＴはＥＣＬと同等の高速
性をもち、しかも低消費電力で動作することで、市場を
拡大してきている。
報分野では、高速信号処理が要求されるようになってき
ている。これまでは、ＥＣＬ（Ｅｍｉｔｔｅｒｃｏｕｐ
ｌｅｄ ｌｏｇｉｃ） とよばれるバイポーラトランジ
スタを用いた高速ロジックで高速信号処理をおこなって
いた。しかしながら、ＥＣＬは消費電力が大きいことか
ら、高集積化は困難であった。これに対し、素子構造の
簡単なＧａＡｓ ＭＥＳ ＦＥＴはＥＣＬと同等の高速
性をもち、しかも低消費電力で動作することで、市場を
拡大してきている。
【０００４】このＧａＡｓ ＭＥＳ ＦＥＴを用いたロ
ジックは、ＥＣＬと同等な回路構成をもつＳＣＦＬ（Ｓ
ｏｕｃｅ ｃｏｕ−ｐｌｅｄ ＦＥＴ ｌｏｇｉｃ）と
、ＧａＡｓ ＭＥＳ ＦＥＴ特有の回路構成であるＤＣ
ＦＬ（Ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇ
ｉｃ）に大別できる。
ジックは、ＥＣＬと同等な回路構成をもつＳＣＦＬ（Ｓ
ｏｕｃｅ ｃｏｕ−ｐｌｅｄ ＦＥＴ ｌｏｇｉｃ）と
、ＧａＡｓ ＭＥＳ ＦＥＴ特有の回路構成であるＤＣ
ＦＬ（Ｄｉｒｅｃｔ ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇ
ｉｃ）に大別できる。
【０００５】このＤＣＦＬは図５にも示されるように、
エンハンスメント型ＦＥＴ ＴＥ８ で駆動し、デプレ
ション型ＦＥＴ ＴＤ１１を負荷として、負荷用のデプ
レション型ＦＥＴ ＴＤ１１に流れる電流が信号により
駆動用エンハンスメント型ＦＥＴ のドレインに流れる
か、または次段の駆動用エンハンスメント型ＦＥＴ Ｔ
Ｅ９ のゲートに流れるように構成される。このような
構成をとったＧａＡｓロジックはＥＣＬと同様に消費電
力は動作周波数には依存しない。
エンハンスメント型ＦＥＴ ＴＥ８ で駆動し、デプレ
ション型ＦＥＴ ＴＤ１１を負荷として、負荷用のデプ
レション型ＦＥＴ ＴＤ１１に流れる電流が信号により
駆動用エンハンスメント型ＦＥＴ のドレインに流れる
か、または次段の駆動用エンハンスメント型ＦＥＴ Ｔ
Ｅ９ のゲートに流れるように構成される。このような
構成をとったＧａＡｓロジックはＥＣＬと同様に消費電
力は動作周波数には依存しない。
【０００６】さらに、ＧａＡｓ ＭＥＳ ＦＥＴはＭＯ
ＳＦＥＴと同様にトランスファゲートを実現することが
できるため、ＥＣＬに比べロジックの構成が簡略化でき
るとともに、高速化も可能である。このトランスファゲ
ートを用いたＤＣＦＬラッチ回路を図７に示す。エンハ
ンスメント型ＦＥＴ ＴＥ１３とデプレション型ＦＥＴ
ＴＤ１３、エンハンスメント型ＦＥＴ ＴＥ１４とデ
プレション型ＦＥＴ ＴＤ１４、エンハンスメント型Ｆ
ＥＴ ＴＥ１５とデプレション型ＦＥＴ ＴＤ１５、エ
ンハンスメント型ＦＥＴ ＴＥ１６とデプレション型Ｆ
ＥＴ ＴＤ１６はそれぞれインバータＩＮＶ３、インバ
ータＩＮＶ４、インバータＩＮＶ５、インバータＩＮＶ
６を構成している。インバータＩＮＶ３の入力端子Ｔ４
１にはデータ信号Ｄが入力され、その出力端子Ｔ４３は
エンハンスメント型ＦＥＴ ＴＥ１２のソースに接続さ
れる。
ＳＦＥＴと同様にトランスファゲートを実現することが
できるため、ＥＣＬに比べロジックの構成が簡略化でき
るとともに、高速化も可能である。このトランスファゲ
ートを用いたＤＣＦＬラッチ回路を図７に示す。エンハ
ンスメント型ＦＥＴ ＴＥ１３とデプレション型ＦＥＴ
ＴＤ１３、エンハンスメント型ＦＥＴ ＴＥ１４とデ
プレション型ＦＥＴ ＴＤ１４、エンハンスメント型Ｆ
ＥＴ ＴＥ１５とデプレション型ＦＥＴ ＴＤ１５、エ
ンハンスメント型ＦＥＴ ＴＥ１６とデプレション型Ｆ
ＥＴ ＴＤ１６はそれぞれインバータＩＮＶ３、インバ
ータＩＮＶ４、インバータＩＮＶ５、インバータＩＮＶ
６を構成している。インバータＩＮＶ３の入力端子Ｔ４
１にはデータ信号Ｄが入力され、その出力端子Ｔ４３は
エンハンスメント型ＦＥＴ ＴＥ１２のソースに接続さ
れる。
【０００７】また、インバータＩＮＶ６の入力端子Ｔ４
５にはクロック信号ＣＫ２が入力され、その出力端子Ｔ
４７はエンハンスメント型ＦＥＴ ＴＥ１２のゲートに
接続される。エンハンスメント型ＦＥＴ ＴＥ１２のド
レイン端子Ｔ４９はインバータＩＮＶ４の入力端子Ｔ５
１とインバータＩＮＶ５の出力端子Ｔ５３に共通接続さ
れ、インバータＩＮＶ４の出力端子Ｔ５５とインバータ
ＩＮＶ５の入力端子Ｔ５７は接続されている。尚、この
ときドレイン端子Ｔ４９、入力端子Ｔ５１及び出力端子
Ｔ５３は、実質的には同一の端子である（以下、同様）
。
５にはクロック信号ＣＫ２が入力され、その出力端子Ｔ
４７はエンハンスメント型ＦＥＴ ＴＥ１２のゲートに
接続される。エンハンスメント型ＦＥＴ ＴＥ１２のド
レイン端子Ｔ４９はインバータＩＮＶ４の入力端子Ｔ５
１とインバータＩＮＶ５の出力端子Ｔ５３に共通接続さ
れ、インバータＩＮＶ４の出力端子Ｔ５５とインバータ
ＩＮＶ５の入力端子Ｔ５７は接続されている。尚、この
ときドレイン端子Ｔ４９、入力端子Ｔ５１及び出力端子
Ｔ５３は、実質的には同一の端子である（以下、同様）
。
【０００８】以下、このＤＣＦＬラッチ回路の動作を図
７を参照して説明する。クロック信号ＣＫ２が「Ｌ」の
とき、端子Ｔ４７は「Ｈ」となりエンハンスメント型Ｆ
ＥＴ ＴＥ１２は導通する。したがって、データ信号Ｄ
の入力により決定される端子Ｔ４３のレベルは端子Ｔ４
９に伝達される。次にクロック信号ＣＫ２が「Ｈ」とな
ると、端子Ｔ４７は「Ｌ」となりエンハンスメント型Ｆ
ＥＴ ＴＥ１２は遮断される。このとき、インバータＩ
ＮＶ４とインバータＩＮＶ５からなる正帰還回路により
、端子Ｔ４９の電位はエンハンスメント型ＦＥＴ ＴＥ
１２が遮断する直前のデータを保持することになる。
７を参照して説明する。クロック信号ＣＫ２が「Ｌ」の
とき、端子Ｔ４７は「Ｈ」となりエンハンスメント型Ｆ
ＥＴ ＴＥ１２は導通する。したがって、データ信号Ｄ
の入力により決定される端子Ｔ４３のレベルは端子Ｔ４
９に伝達される。次にクロック信号ＣＫ２が「Ｈ」とな
ると、端子Ｔ４７は「Ｌ」となりエンハンスメント型Ｆ
ＥＴ ＴＥ１２は遮断される。このとき、インバータＩ
ＮＶ４とインバータＩＮＶ５からなる正帰還回路により
、端子Ｔ４９の電位はエンハンスメント型ＦＥＴ ＴＥ
１２が遮断する直前のデータを保持することになる。
【０００９】しかし、このトランスファゲートはインバ
ータＩＮＶ１３ の出力端子Ｔ４３の電位をインバータ
ＩＮＶ４の入力端子Ｔ５１に直接、伝達するものではな
い。
ータＩＮＶ１３ の出力端子Ｔ４３の電位をインバータ
ＩＮＶ４の入力端子Ｔ５１に直接、伝達するものではな
い。
【００１０】このことを、端子Ｔ４７、端子Ｔ４３、端
子Ｔ４９の電位がそれぞれ「Ｌ」、「Ｌ」、「Ｈ」のと
き、端子Ｔ４７の電位を「Ｈ」にすることで端子Ｔ４７
から端子Ｔ４９へ信号を伝達する場合を例にとり説明す
る。
子Ｔ４９の電位がそれぞれ「Ｌ」、「Ｌ」、「Ｈ」のと
き、端子Ｔ４７の電位を「Ｈ」にすることで端子Ｔ４７
から端子Ｔ４９へ信号を伝達する場合を例にとり説明す
る。
【００１１】クロック信号ＣＫ２が「Ｌ」になるとエン
ハンスメント型ＦＥＴ ＴＥ１２は導通する。このとき
、端子Ｔ４７と端子Ｔ４３との間の電圧がショットキー
ダイオードのオン電圧で固定され、デプレション型ＦＥ
Ｔ ＴＤ１６の電流はエンハンスメント型ＦＥＴ ＴＥ
１２のゲートに流れ、エンハンスメント型ＦＥＴ ＴＥ
１３のドレインに流れ込む。エンハンスメント型ＦＥＴ
ＴＥ１２は同時にデプレション型ＦＥＴ ＴＤ１５か
らの電流をエンハンスメント型ＦＥＴ ＴＥ１３のドレ
インへ流すようになり、端子Ｔ４９の電位は「Ｌ」に遷
移していく。端子Ｔ４３と端子Ｔ４９がほぼ同じ電位に
なると、デプレション型ＦＥＴ ＴＤ１６の電流はエン
ハンスメント型ＦＥＴ ＴＥ１３とエンハンスメント型
ＦＥＴ ＴＥ１５の両方で引き抜くことになる。尚、こ
のとき、端子Ｔ４７の電位はＶＤＤではなく、電位「Ｈ
」となっている。このように、ＧａＡｓ ＭＥＳ ＦＥ
ＴのトランスファゲートはＭＯＳの場合と異なり、ゲー
トから電流が流れてしまうが、ロジックの場合ではエン
ハンスメント型ＦＥＴ ＴＥ１３、エンハンスメント型
ＦＥＴ ＴＥ１５、デプレション型ＦＥＴＴＤ１６の寸
法を適当に決めることで信号を伝達できる。
ハンスメント型ＦＥＴ ＴＥ１２は導通する。このとき
、端子Ｔ４７と端子Ｔ４３との間の電圧がショットキー
ダイオードのオン電圧で固定され、デプレション型ＦＥ
Ｔ ＴＤ１６の電流はエンハンスメント型ＦＥＴ ＴＥ
１２のゲートに流れ、エンハンスメント型ＦＥＴ ＴＥ
１３のドレインに流れ込む。エンハンスメント型ＦＥＴ
ＴＥ１２は同時にデプレション型ＦＥＴ ＴＤ１５か
らの電流をエンハンスメント型ＦＥＴ ＴＥ１３のドレ
インへ流すようになり、端子Ｔ４９の電位は「Ｌ」に遷
移していく。端子Ｔ４３と端子Ｔ４９がほぼ同じ電位に
なると、デプレション型ＦＥＴ ＴＤ１６の電流はエン
ハンスメント型ＦＥＴ ＴＥ１３とエンハンスメント型
ＦＥＴ ＴＥ１５の両方で引き抜くことになる。尚、こ
のとき、端子Ｔ４７の電位はＶＤＤではなく、電位「Ｈ
」となっている。このように、ＧａＡｓ ＭＥＳ ＦＥ
ＴのトランスファゲートはＭＯＳの場合と異なり、ゲー
トから電流が流れてしまうが、ロジックの場合ではエン
ハンスメント型ＦＥＴ ＴＥ１３、エンハンスメント型
ＦＥＴ ＴＥ１５、デプレション型ＦＥＴＴＤ１６の寸
法を適当に決めることで信号を伝達できる。
【００１２】次に、図８に示すようにトランスファゲー
トを用いて信号の伝達をキャパシタの間で行なうときを
考える。回路構成は図７に示すインバータＩＮＶ３をキ
ャパシタＣ５に置き換え、インバータＩＮＶ４、インバ
ータＩＮＶ５からなるラッチ回路をキャパシタＣ６に置
き換えたものである。この場合、端子Ｔ６１の電位を端
子Ｔ６３に直接伝達することはキャパシタＣ５とキャパ
シタＣ６に蓄えられた電荷の総和がキャパシタ（Ｃ１＋
Ｃ２）に蓄えられることとする。先に説明したように、
端子Ｔ６５、端子Ｔ６１、端子Ｔ６３の電位をそれぞれ
「Ｌ」、「Ｌ」、「Ｈ」とし、端子Ｔ６５の電位を「Ｈ
」にすることで端子Ｔ６５から端子Ｔ６３へ信号を伝達
するときを説明する。クロック信号ＣＫ２が「Ｌ」にな
るとエンハンスメント型ＦＥＴ ＴＥ１８は導通するが
、ＶＤＤの電位が端子Ｔ６１よりショットキーダイオー
ドのオン電圧分以上高いとき、電流源を構成するデプレ
ション型ＦＥＴ ＴＤ１７の電流が端子Ｔ６１、端子Ｔ
６３に流れ、データが損なわれてしまう。このためイン
バータＩＮＶ７の出力端子である端子Ｔ６５とＶＳＳ間
にショットキーダイオードを接続し端子Ｔ６５の振幅を
制御する方法がある。しかし、これは電源電圧からショ
ットキーダイオードのオン電圧の正数倍しか制御できな
いため、端子Ｔ６１、６３の電位が制限される。また、
エンハンスメント型ＦＥＴ ＴＥ１８をデプレション型
ＦＥＴ に変えて、しかもデプレション型ＦＥＴ が完
全に遮断するようにインバータＩＮＶ７のＶｓＢを下げ
ることで、トランスファゲートの導通する範囲を拡大し
ても、同様に端子Ｔ６１、端子Ｔ６３の電位に制限がか
せられる。したがって、自由度のある電位制限回路が望
まれる。
トを用いて信号の伝達をキャパシタの間で行なうときを
考える。回路構成は図７に示すインバータＩＮＶ３をキ
ャパシタＣ５に置き換え、インバータＩＮＶ４、インバ
ータＩＮＶ５からなるラッチ回路をキャパシタＣ６に置
き換えたものである。この場合、端子Ｔ６１の電位を端
子Ｔ６３に直接伝達することはキャパシタＣ５とキャパ
シタＣ６に蓄えられた電荷の総和がキャパシタ（Ｃ１＋
Ｃ２）に蓄えられることとする。先に説明したように、
端子Ｔ６５、端子Ｔ６１、端子Ｔ６３の電位をそれぞれ
「Ｌ」、「Ｌ」、「Ｈ」とし、端子Ｔ６５の電位を「Ｈ
」にすることで端子Ｔ６５から端子Ｔ６３へ信号を伝達
するときを説明する。クロック信号ＣＫ２が「Ｌ」にな
るとエンハンスメント型ＦＥＴ ＴＥ１８は導通するが
、ＶＤＤの電位が端子Ｔ６１よりショットキーダイオー
ドのオン電圧分以上高いとき、電流源を構成するデプレ
ション型ＦＥＴ ＴＤ１７の電流が端子Ｔ６１、端子Ｔ
６３に流れ、データが損なわれてしまう。このためイン
バータＩＮＶ７の出力端子である端子Ｔ６５とＶＳＳ間
にショットキーダイオードを接続し端子Ｔ６５の振幅を
制御する方法がある。しかし、これは電源電圧からショ
ットキーダイオードのオン電圧の正数倍しか制御できな
いため、端子Ｔ６１、６３の電位が制限される。また、
エンハンスメント型ＦＥＴ ＴＥ１８をデプレション型
ＦＥＴ に変えて、しかもデプレション型ＦＥＴ が完
全に遮断するようにインバータＩＮＶ７のＶｓＢを下げ
ることで、トランスファゲートの導通する範囲を拡大し
ても、同様に端子Ｔ６１、端子Ｔ６３の電位に制限がか
せられる。したがって、自由度のある電位制限回路が望
まれる。
【００１３】
【発明が解決しようとする課題】ＧａＡｓ ＭＥＳ Ｆ
ＥＴを用いた回路で電位レベルを制限するために従来は
ショットキーダイオードを用いていたため電圧源からシ
ョットキーダイオードのオン電圧の正数倍しか電位レベ
ルを制限できていなかった。本発明は設定範囲の広い電
圧制御回路を提供するものである。
ＥＴを用いた回路で電位レベルを制限するために従来は
ショットキーダイオードを用いていたため電圧源からシ
ョットキーダイオードのオン電圧の正数倍しか電位レベ
ルを制限できていなかった。本発明は設定範囲の広い電
圧制御回路を提供するものである。
【００１４】［発明の構成］
【００１５】
【課題を解決しようとする手段】本願第１の発明は、ド
レイン端子とゲート端子とを接続したエンハンスメント
型ＧａＡｓ ＭＥＳ ＦＥＴとショットキーダイオード
とを直列に接続したことを要旨とする。
レイン端子とゲート端子とを接続したエンハンスメント
型ＧａＡｓ ＭＥＳ ＦＥＴとショットキーダイオード
とを直列に接続したことを要旨とする。
【００１６】本願第２の発明は、ドレイン端子とゲート
端子とを接続したエンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴを直列に複数接続したことを要旨とする。
端子とを接続したエンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴを直列に複数接続したことを要旨とする。
【００１７】
【作用】まず、エンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴの動作について、図６を参照して説明する。図６
に示すようにエンハンスメント型ＧａＡｓＭＥＳ ＦＥ
Ｔのドレイン端子とゲート端子が接続された場合、この
エンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ ＴＥ
は飽和領域（ＶＤＳ≧ＶＧＳ−ＶＴ ）で動作する。
ＦＥＴの動作について、図６を参照して説明する。図６
に示すようにエンハンスメント型ＧａＡｓＭＥＳ ＦＥ
Ｔのドレイン端子とゲート端子が接続された場合、この
エンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ ＴＥ
は飽和領域（ＶＤＳ≧ＶＧＳ−ＶＴ ）で動作する。
【００１８】このとき、電圧−電流特性はＤＣ的に次式
で近似される。
で近似される。
【００１９】
Ｉｄ＝Ｋ（ＶＧＳ−ＶＴ ）２
（但し、ＶＴ ＞０）但し、Ｋ：プロセス、ＦＥＴ
の寸法で決まる定数従って、 ＶＧＳ＝ＶＤＳ＝（Ｉｄ ／Ｋ）１／２ ＋ＶＴここで
、Ｉｄ を一定とすると、ＶＧＳとＫ１／２ は反比例
の関係にある。従って、例えばＶＴ ＝０．１［Ｖ］と
すれば、（Ｉｄ／Ｋ）１／２ を０．５［Ｖ］以内に設
定するようにＫ或いはＩｄ を設定すれば、ＶＧＳを０
．６［Ｖ］〜０．７［Ｖ］以内の範囲で電圧を規定でき
ることになる。
（但し、ＶＴ ＞０）但し、Ｋ：プロセス、ＦＥＴ
の寸法で決まる定数従って、 ＶＧＳ＝ＶＤＳ＝（Ｉｄ ／Ｋ）１／２ ＋ＶＴここで
、Ｉｄ を一定とすると、ＶＧＳとＫ１／２ は反比例
の関係にある。従って、例えばＶＴ ＝０．１［Ｖ］と
すれば、（Ｉｄ／Ｋ）１／２ を０．５［Ｖ］以内に設
定するようにＫ或いはＩｄ を設定すれば、ＶＧＳを０
．６［Ｖ］〜０．７［Ｖ］以内の範囲で電圧を規定でき
ることになる。
【００２０】従って、本発明による電圧制御回路は電圧
の設定範囲が広くできるため、電源電圧を新たに加える
ことなく回路を容易に構成できる。
の設定範囲が広くできるため、電源電圧を新たに加える
ことなく回路を容易に構成できる。
【００２１】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００２２】図１は本発明に関する一実施例を示す。Ｇ
ａＡｓ ＭＥＳ ＦＥＴを用いたエンハンスメント型Ｆ
ＥＴ ＴＥ１ とデプレション型ＦＥＴ ＴＤ１ 、エ
ンハンスメント型ＦＥＴ ＴＥ２ とデプレション型Ｆ
ＥＴ ＴＤ２ はそれぞれインバータＩＮＶ１、インバ
ータＩＮＶ２を構成している。インバータＩＮＶ１の入
力端子Ｔ１にはクロック信号ＣＫ２が入力される。イン
バータＩＮＶ１の出力端子Ｔ３には、電圧制御回路１と
デプレション型ＦＥＴ ＴＤ３ のゲート端子が接続さ
れる。デプレション型ＦＥＴ ＴＤ３ のソース端子Ｔ
５はキャパシタＣ１の一端に接続され、ドレイン端子Ｔ
７はキャパシタＣ２の一端とバッファ回路３に接続され
る。キャパシタＣ１、Ｃ２の他方の一端は任意の電圧源
に接続、若しくは接地される。 バッファ回路３の出力側の端子はインバータＩＮＶ２の
入力端子Ｔ９に接続される。インバータＩＮＶ２の出力
は出力端子Ｔ１１から出力される。インバータＩＮＶ１
と電圧制御回路１の負電源ＶＳＢは、デプレション型Ｆ
ＥＴ ＴＤ３ が完全にオフする電位を有し、インバー
タＩＮＶ２の負電源ＶＳＡはバッファ回路３による信号
の伝達が可能な任意の電圧源とする。また、電源ＶＤＤ
はインバータＩＮＶ１、インバータＩＮＶ２の正電源で
ある。
ａＡｓ ＭＥＳ ＦＥＴを用いたエンハンスメント型Ｆ
ＥＴ ＴＥ１ とデプレション型ＦＥＴ ＴＤ１ 、エ
ンハンスメント型ＦＥＴ ＴＥ２ とデプレション型Ｆ
ＥＴ ＴＤ２ はそれぞれインバータＩＮＶ１、インバ
ータＩＮＶ２を構成している。インバータＩＮＶ１の入
力端子Ｔ１にはクロック信号ＣＫ２が入力される。イン
バータＩＮＶ１の出力端子Ｔ３には、電圧制御回路１と
デプレション型ＦＥＴ ＴＤ３ のゲート端子が接続さ
れる。デプレション型ＦＥＴ ＴＤ３ のソース端子Ｔ
５はキャパシタＣ１の一端に接続され、ドレイン端子Ｔ
７はキャパシタＣ２の一端とバッファ回路３に接続され
る。キャパシタＣ１、Ｃ２の他方の一端は任意の電圧源
に接続、若しくは接地される。 バッファ回路３の出力側の端子はインバータＩＮＶ２の
入力端子Ｔ９に接続される。インバータＩＮＶ２の出力
は出力端子Ｔ１１から出力される。インバータＩＮＶ１
と電圧制御回路１の負電源ＶＳＢは、デプレション型Ｆ
ＥＴ ＴＤ３ が完全にオフする電位を有し、インバー
タＩＮＶ２の負電源ＶＳＡはバッファ回路３による信号
の伝達が可能な任意の電圧源とする。また、電源ＶＤＤ
はインバータＩＮＶ１、インバータＩＮＶ２の正電源で
ある。
【００２３】この回路の動作を図１を参照して、簡単に
説明する。クロック信号ＣＫ２が「Ｈ」のとき、インバ
ータＩＮＶ１の出力端子Ｔ３は負電源ＶＳＢの電位まで
降下するためデプレション型ＦＥＴ ＴＤ３ は遮断し
、端子Ｔ５、７は互いに電荷のやりとりがない状態とな
る。つぎにクロック信号ＣＫ２が「Ｌ」になると端子Ｔ
３は電位が上昇する。このとき、電圧制御回路１により
デプレション型ＦＥＴ ＴＤ３ のゲートから電流が端
子Ｔ５またはＴ７に流れ込まないように制御され、しか
もトランスファゲートは導通する。このため、端子Ｔ５
、端子Ｔ７は接続され、電荷再分配が行われる。クロッ
ク信号ＣＫ２が「Ｈ」になると、またデプレション型Ｆ
ＥＴ ＴＤ３ は遮断され、端子Ｔ５、Ｔ７は互いに電
荷のやりとりがなくなる。このとき端子Ｔ５には新たな
データが入力されるものとする。
説明する。クロック信号ＣＫ２が「Ｈ」のとき、インバ
ータＩＮＶ１の出力端子Ｔ３は負電源ＶＳＢの電位まで
降下するためデプレション型ＦＥＴ ＴＤ３ は遮断し
、端子Ｔ５、７は互いに電荷のやりとりがない状態とな
る。つぎにクロック信号ＣＫ２が「Ｌ」になると端子Ｔ
３は電位が上昇する。このとき、電圧制御回路１により
デプレション型ＦＥＴ ＴＤ３ のゲートから電流が端
子Ｔ５またはＴ７に流れ込まないように制御され、しか
もトランスファゲートは導通する。このため、端子Ｔ５
、端子Ｔ７は接続され、電荷再分配が行われる。クロッ
ク信号ＣＫ２が「Ｈ」になると、またデプレション型Ｆ
ＥＴ ＴＤ３ は遮断され、端子Ｔ５、Ｔ７は互いに電
荷のやりとりがなくなる。このとき端子Ｔ５には新たな
データが入力されるものとする。
【００２４】図２（ａ）、図２（ｂ）、図２（ｃ）に本
発明の電圧制御回路の一例を示す。図２（ａ）はショッ
トキーダイオードＤ１とドレイン及びゲートが共通接続
されたエンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ
ＴＥ３が直列接続して構成された電圧制御回路である。 ショットキーダイオードＤ１のオン電圧はほぼ０．６［
Ｖ］であるのに対し、エンハンス型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ３のドレイン−ソース電位はその寸法、し
きい値により制御できる。このため、０．９［Ｖ］から
１．２［Ｖ］まで簡単に設定することができる。図２（
ｂ）はドレイン−ゲートが共通接続された２つのエンハ
ンス型ＧａＡｓ ＭＥＳＦＥＴ ＴＥ４、ＴＥ５ を直
列接続した一例である。これにより、０．６［Ｖ］から
１．２［Ｖ］まで簡単に端子Ｔ３の電位を設定すること
ができる。図２（ｃ）は、図２（ａ）に示す電圧制御回
路のショットキーダイオードＤ１とドレイン及びゲート
が共通接続されたエンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ３とを逆に直列接続して構成されたもの
である。
発明の電圧制御回路の一例を示す。図２（ａ）はショッ
トキーダイオードＤ１とドレイン及びゲートが共通接続
されたエンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ
ＴＥ３が直列接続して構成された電圧制御回路である。 ショットキーダイオードＤ１のオン電圧はほぼ０．６［
Ｖ］であるのに対し、エンハンス型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ３のドレイン−ソース電位はその寸法、し
きい値により制御できる。このため、０．９［Ｖ］から
１．２［Ｖ］まで簡単に設定することができる。図２（
ｂ）はドレイン−ゲートが共通接続された２つのエンハ
ンス型ＧａＡｓ ＭＥＳＦＥＴ ＴＥ４、ＴＥ５ を直
列接続した一例である。これにより、０．６［Ｖ］から
１．２［Ｖ］まで簡単に端子Ｔ３の電位を設定すること
ができる。図２（ｃ）は、図２（ａ）に示す電圧制御回
路のショットキーダイオードＤ１とドレイン及びゲート
が共通接続されたエンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ３とを逆に直列接続して構成されたもの
である。
【００２５】次に、ＳＣＦＬを用いた電圧制御回路に関
する一例を図３に示す。図３において、デプレション型
ＦＥＴ ＴＤ４ とデプレション型ＦＥＴＴＤ５ は差
動ペアトランジスタ５を構成し、デプレション型ＦＥＴ
ＴＤ４ のドレイン端子Ｔ１３は電圧源ＶＤＤに接続
され、デプレション型ＦＥＴ ＴＤ５ のドレイン端子
Ｔ１５は電圧制御回路１Ａの一端とデプレション型ＦＥ
Ｔ ＴＤ８ のゲート端子Ｔ１７に接続される。デプレ
ション型ＦＥＴ ＴＤ４ とデプレション型ＦＥＴ Ｔ
Ｄ５ の共通接続されたエミッタ端子Ｔ１９はゲートと
ソースが負の電圧源ＶＳＢに接続されたデプレション型
ＦＥＴ ＴＤ６ のドレイン端子Ｔ２１と接続されてい
る。端子Ｔ２３、Ｔ２５はそれぞれデプレション型ＦＥ
Ｔ ＴＤ４ とデプレション型ＦＥＴ ＴＤ５ のゲー
ト端子で互いに相補な信号ＣＫ１、ＣＫ２がそれぞれ入
力される。電圧制御回路１Ａのもう一端の出力端子はゲ
ートとソースが共通接続されたデプレション型ＦＥＴ
ＴＤ７ のソースに接続され、そのドレイン端子Ｔ２７
は正の電圧源ＶＤＤに接続されている。尚、図３に示す
デプレション型ＦＥＴ ＴＤ８ 、キャパシタＣ３、Ｃ
４、バッファ回路７は図１と同じ構成をしている。
する一例を図３に示す。図３において、デプレション型
ＦＥＴ ＴＤ４ とデプレション型ＦＥＴＴＤ５ は差
動ペアトランジスタ５を構成し、デプレション型ＦＥＴ
ＴＤ４ のドレイン端子Ｔ１３は電圧源ＶＤＤに接続
され、デプレション型ＦＥＴ ＴＤ５ のドレイン端子
Ｔ１５は電圧制御回路１Ａの一端とデプレション型ＦＥ
Ｔ ＴＤ８ のゲート端子Ｔ１７に接続される。デプレ
ション型ＦＥＴ ＴＤ４ とデプレション型ＦＥＴ Ｔ
Ｄ５ の共通接続されたエミッタ端子Ｔ１９はゲートと
ソースが負の電圧源ＶＳＢに接続されたデプレション型
ＦＥＴ ＴＤ６ のドレイン端子Ｔ２１と接続されてい
る。端子Ｔ２３、Ｔ２５はそれぞれデプレション型ＦＥ
Ｔ ＴＤ４ とデプレション型ＦＥＴ ＴＤ５ のゲー
ト端子で互いに相補な信号ＣＫ１、ＣＫ２がそれぞれ入
力される。電圧制御回路１Ａのもう一端の出力端子はゲ
ートとソースが共通接続されたデプレション型ＦＥＴ
ＴＤ７ のソースに接続され、そのドレイン端子Ｔ２７
は正の電圧源ＶＤＤに接続されている。尚、図３に示す
デプレション型ＦＥＴ ＴＤ８ 、キャパシタＣ３、Ｃ
４、バッファ回路７は図１と同じ構成をしている。
【００２６】次に、電圧制御回路１Ａを図２（ａ）で示
す回路で構成したと仮定して、この回路の動作を説明す
る。端子Ｔ２３、Ｔ２５がそれぞれ「Ｈ」、「Ｌ」のと
き、デプレション型ＦＥＴ ＴＤ６ による電流はほぼ
デプレション型ＦＥＴ ＴＤ４ を流れる。しかし、「
Ｈ」と「Ｌ」の差は０．５［Ｖ］程度と仮定すると、完
全に電流を切り替えられない。したがって、たとえば、
デプレション型ＦＥＴ ＴＤ６ の電流源による電流の
１／５００程度をデプレション型ＦＥＴ ＴＤ５ と介
して電圧制御回路、デプレション型ＦＥＴ ＴＤ７ に
流れる。デプレション型ＦＥＴ ＴＤ７ は負荷となり
、デプレション型ＦＥＴ ＴＤ７ のソース電位をほぼ
電源電圧ＶＤＤにもちあげる。しかし、ショットキーダ
イオードＤ５、エンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ７に微小電流が流れるため端子Ｔ２９、端
子Ｔ１７の間にはたとえば０．３［Ｖ］程度の電位差が
生じる。これにより、デプレション型ＦＥＴ ＴＤ８
のゲートからキャパシタＣ３とキャパシタＣ４へ電流を
流さないようにデプレション型ＦＥＴ ＴＤ８ のゲー
ト電位を調節している。このとき、デプレション型ＦＥ
Ｔ ＴＤ８ は導通しておりキャパシタＣ３とキャパシ
タＣ４の間で電荷のやりとりを行なう。
す回路で構成したと仮定して、この回路の動作を説明す
る。端子Ｔ２３、Ｔ２５がそれぞれ「Ｈ」、「Ｌ」のと
き、デプレション型ＦＥＴ ＴＤ６ による電流はほぼ
デプレション型ＦＥＴ ＴＤ４ を流れる。しかし、「
Ｈ」と「Ｌ」の差は０．５［Ｖ］程度と仮定すると、完
全に電流を切り替えられない。したがって、たとえば、
デプレション型ＦＥＴ ＴＤ６ の電流源による電流の
１／５００程度をデプレション型ＦＥＴ ＴＤ５ と介
して電圧制御回路、デプレション型ＦＥＴ ＴＤ７ に
流れる。デプレション型ＦＥＴ ＴＤ７ は負荷となり
、デプレション型ＦＥＴ ＴＤ７ のソース電位をほぼ
電源電圧ＶＤＤにもちあげる。しかし、ショットキーダ
イオードＤ５、エンハンスメント型ＧａＡｓ ＭＥＳ
ＦＥＴ ＴＥ７に微小電流が流れるため端子Ｔ２９、端
子Ｔ１７の間にはたとえば０．３［Ｖ］程度の電位差が
生じる。これにより、デプレション型ＦＥＴ ＴＤ８
のゲートからキャパシタＣ３とキャパシタＣ４へ電流を
流さないようにデプレション型ＦＥＴ ＴＤ８ のゲー
ト電位を調節している。このとき、デプレション型ＦＥ
Ｔ ＴＤ８ は導通しておりキャパシタＣ３とキャパシ
タＣ４の間で電荷のやりとりを行なう。
【００２７】端子Ｔ２３、Ｔ２５がそれぞれ「Ｌ」、「
Ｈ」になると、電流源デプレション型ＦＥＴ ＴＤ６
により電流はほぼデプレション型ＦＥＴ ＴＤ５ を介
して電圧制御回路１Ａ、デプレション型ＦＥＴ ＴＤ７
に流れようとする。しかし、能動負荷デプレション型
ＦＥＴ ＴＤ７ により端子Ｔ１７の電位が下がり、デ
プレション型ＦＥＴ ＴＤ８ を遮断する。再び、デプ
レション型ＦＥＴ ＴＤ８ が導通するまでにキャパシ
タＣ３側の端子にデータを入力し、１サイクルが終了す
る。
Ｈ」になると、電流源デプレション型ＦＥＴ ＴＤ６
により電流はほぼデプレション型ＦＥＴ ＴＤ５ を介
して電圧制御回路１Ａ、デプレション型ＦＥＴ ＴＤ７
に流れようとする。しかし、能動負荷デプレション型
ＦＥＴ ＴＤ７ により端子Ｔ１７の電位が下がり、デ
プレション型ＦＥＴ ＴＤ８ を遮断する。再び、デプ
レション型ＦＥＴ ＴＤ８ が導通するまでにキャパシ
タＣ３側の端子にデータを入力し、１サイクルが終了す
る。
【００２８】なお、本発明の電圧制御回路は図２で示し
た回路を拡張し、少なくとも１つ以上のエンハンスメン
ト型ＧａＡｓ ＭＥＳ ＦＥＴの直列回路や、ショット
キーダイオードと少なくとも１つ以上のエンハンスメン
ト型ＧａＡｓ ＭＥＳ ＦＥＴの直列回路でも実現でき
る。
た回路を拡張し、少なくとも１つ以上のエンハンスメン
ト型ＧａＡｓ ＭＥＳ ＦＥＴの直列回路や、ショット
キーダイオードと少なくとも１つ以上のエンハンスメン
ト型ＧａＡｓ ＭＥＳ ＦＥＴの直列回路でも実現でき
る。
【００２９】次に、本発明の電圧制御回路をレベルシフ
トに適用した例について、図４を参照して説明する。デ
プレション型ＦＥＴ ＴＤ９ のゲート端子を入力端子
Ｔ２１とし、入力信号Ｖｉｎを入力する。また、ドレイ
ン端子Ｔ２０は電源電圧ＶＤＤに接続され、ソース端子
Ｔ２３は電圧制御回路１Ｂを介して出力端子Ｖｏｕｔ
に接続される。また、出力端子Ｖｏｕｔ はゲート端子
とソース端子Ｔ２７をそれぞれ負の電圧源ＶＳＢに接続
したデプレション型ＦＥＴ ＴＤ１０のドレイン端子に
接続される。
トに適用した例について、図４を参照して説明する。デ
プレション型ＦＥＴ ＴＤ９ のゲート端子を入力端子
Ｔ２１とし、入力信号Ｖｉｎを入力する。また、ドレイ
ン端子Ｔ２０は電源電圧ＶＤＤに接続され、ソース端子
Ｔ２３は電圧制御回路１Ｂを介して出力端子Ｖｏｕｔ
に接続される。また、出力端子Ｖｏｕｔ はゲート端子
とソース端子Ｔ２７をそれぞれ負の電圧源ＶＳＢに接続
したデプレション型ＦＥＴ ＴＤ１０のドレイン端子に
接続される。
【００３０】次に、この回路の動作を説明する。端子Ｔ
２３の電位はソースホロアを構成するデプレション型Ｆ
ＥＴ ＴＤ９ により、入力信号Ｖｉｎと等しい電位と
なる。この電位は電圧制御回路１Ｂで設定される電圧分
だけ、電圧降下され、出力端子Ｖｏｕｔ に出力される
。ここで用いる電圧制御回路１Ｂは、例えば図２（ａ）
、（ｂ）であればショットキーダイオードによる電圧降
下の整数倍以外の電位降下を設定できるので回路設計の
自由度が大きくなる。
２３の電位はソースホロアを構成するデプレション型Ｆ
ＥＴ ＴＤ９ により、入力信号Ｖｉｎと等しい電位と
なる。この電位は電圧制御回路１Ｂで設定される電圧分
だけ、電圧降下され、出力端子Ｖｏｕｔ に出力される
。ここで用いる電圧制御回路１Ｂは、例えば図２（ａ）
、（ｂ）であればショットキーダイオードによる電圧降
下の整数倍以外の電位降下を設定できるので回路設計の
自由度が大きくなる。
【００３１】
【発明の効果】以上説明したように、エンハンスメント
型ＧａＡｓ ＭＥＳ ＦＥＴとショットキーダイオード
とを直列に接続した回路を電圧制御回路に用いたので、
設定電位の範囲が大きくなり、回路設計の自由度が増す
等の効果を奏する。
型ＧａＡｓ ＭＥＳ ＦＥＴとショットキーダイオード
とを直列に接続した回路を電圧制御回路に用いたので、
設定電位の範囲が大きくなり、回路設計の自由度が増す
等の効果を奏する。
【図１】ゲート電位制御をしたトランスファゲートの回
路図である。
路図である。
【図２】電圧制御回路の一例を示す図である。
【図３】ＳＣＦＬに電圧制御回路を用いた一例を示す図
である。
である。
【図４】本発明に係る他の実施例を示す回路図である。
【図５】ＤＣＦＬの基本回路図である。
【図６】エンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ
の動作を説明するための図である。
の動作を説明するための図である。
【図７】トランスファゲートを用いたラッチ回路図であ
る。
る。
【図８】トランスファゲートを用いた電荷転送の回路図
である。
である。
ＴＥ エンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴ
ＴＤ デプレション型ＧａＡｓ ＭＥＳ ＦＥＴＩＮ
Ｖ インバータ ＣＫ１ クロック信号 ＣＫ２ 相補クロック信号 Ｄ データ信号 Ｃ キャパシタ ＶＤ 正の電圧源 ＶＳ 負の電圧源 １ 電圧制御回路 ３ バッファ回路
ＴＤ デプレション型ＧａＡｓ ＭＥＳ ＦＥＴＩＮ
Ｖ インバータ ＣＫ１ クロック信号 ＣＫ２ 相補クロック信号 Ｄ データ信号 Ｃ キャパシタ ＶＤ 正の電圧源 ＶＳ 負の電圧源 １ 電圧制御回路 ３ バッファ回路
Claims (5)
- 【請求項１】 ドレイン端子とゲート端子とを接続し
たエンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴとショ
ットキーダイオードとを直列に接続したことを特徴とす
る電圧制御回路。 - 【請求項２】 ドレイン端子とゲート端子とを接続し
たエンハンスメント型ＧａＡｓ ＭＥＳ ＦＥＴを直列
に複数接続したことを特徴とする電圧制御回路。 - 【請求項３】ＧａＡｓ ＭＥＳ ＦＥＴを用いたインバ
ータにおいて、インバータの出力と電圧源との間に請求
項１、２記載の電圧制御回路を接続したことを特徴とす
るインバータ。 - 【請求項４】ＧａＡｓ ＭＥＳ ＦＥＴを用いた差動増
幅器において、差動増幅器の一側の差動トランジスタの
ドレイン端子と負荷との間に請求項１、２記載の電圧制
御回路を接続したことを特徴とする差動増幅器。 - 【請求項５】ＧａＡｓ ＭＥＳ ＦＥＴを用いたレベル
シフタにおいて、入力側のＧａＡｓ ＭＥＳ ＦＥＴの
ソース端子と出力端子との間に請求項１、２記載の電圧
制御回路を接続したことを特徴とするレベルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000755A JPH04363060A (ja) | 1991-01-08 | 1991-01-08 | 電圧制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000755A JPH04363060A (ja) | 1991-01-08 | 1991-01-08 | 電圧制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04363060A true JPH04363060A (ja) | 1992-12-15 |
Family
ID=11482511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000755A Pending JPH04363060A (ja) | 1991-01-08 | 1991-01-08 | 電圧制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04363060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005063A (ja) * | 2015-06-08 | 2017-01-05 | 新日本無線株式会社 | 電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路 |
| WO2021106236A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社パウデック | ダイオード、ダイオードの製造方法および電気機器 |
-
1991
- 1991-01-08 JP JP3000755A patent/JPH04363060A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017005063A (ja) * | 2015-06-08 | 2017-01-05 | 新日本無線株式会社 | 電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路 |
| WO2021106236A1 (ja) * | 2019-11-29 | 2021-06-03 | 株式会社パウデック | ダイオード、ダイオードの製造方法および電気機器 |
| JP2021086965A (ja) * | 2019-11-29 | 2021-06-03 | 株式会社パウデック | ダイオード、ダイオードの製造方法および電気機器 |
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