JPH04105420A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04105420A JPH04105420A JP2225481A JP22548190A JPH04105420A JP H04105420 A JPH04105420 A JP H04105420A JP 2225481 A JP2225481 A JP 2225481A JP 22548190 A JP22548190 A JP 22548190A JP H04105420 A JPH04105420 A JP H04105420A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000005669 field effect Effects 0.000 claims abstract description 17
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特に、接合型電界
効果トランジスタによりソース結合型論理回路により構
成した集積回路の高性能化、特に回路の低消費電力化に
関するものである。
効果トランジスタによりソース結合型論理回路により構
成した集積回路の高性能化、特に回路の低消費電力化に
関するものである。
従来の集積回路における機能切り替え回路を第５図を用
いて説明する。図において、１１はＯＲ回路であり、１
２は入力インターフェース回路、ＩＮＩは集積回路内部
でＯＲ回路１１に入力される信号であり、０ＵＴＩはＯ
Ｒ回路１１の出力、ＩＮは集積回路外部からＯＲ回路１
１に入力される信号である。また、Ｎｉｌは入力インタ
ーフェース回路の出力信号を表している。
いて説明する。図において、１１はＯＲ回路であり、１
２は入力インターフェース回路、ＩＮＩは集積回路内部
でＯＲ回路１１に入力される信号であり、０ＵＴＩはＯ
Ｒ回路１１の出力、ＩＮは集積回路外部からＯＲ回路１
１に入力される信号である。また、Ｎｉｌは入力インタ
ーフェース回路の出力信号を表している。
次に動作について説明する。
外部から入力された信号ＩＮは入力インターフェース回
路１２を通ってＮｉｌとなり、ＯＲ回路１１に入力され
、ＩＮが°旧ｇｈｌ の場合には、ＯＲ回路１１の出力
０ＵＴＩは、入力信号ＩＮＩに関係なく常に゛旧ｇｈｌ
となる。また、ＩＮがＬ。
路１２を通ってＮｉｌとなり、ＯＲ回路１１に入力され
、ＩＮが°旧ｇｈｌ の場合には、ＯＲ回路１１の出力
０ＵＴＩは、入力信号ＩＮＩに関係なく常に゛旧ｇｈｌ
となる。また、ＩＮがＬ。
−”の場合には、ＯＲ回路１１の出力ＯＵＴには、入力
信号ＩＮＩが表われることになる。このように外部から
入力信号ＩＮによって、ＯＲ回路１１の出力信号ＯＵＴ
にＩＮＩを出力するか、常に”Ｈｉｇｈ”を出力するか
の切り替えを行うことができる。
信号ＩＮＩが表われることになる。このように外部から
入力信号ＩＮによって、ＯＲ回路１１の出力信号ＯＵＴ
にＩＮＩを出力するか、常に”Ｈｉｇｈ”を出力するか
の切り替えを行うことができる。
このＯＲ回路１１を接合型電界効果型トランジスタ（以
下、ＪＦＥＴと略す）を用いて構成した場合の一例を第
６図に示す。図において第５図と同一記号は同一のもの
か同様な機能を有しているものを表している。さらにＪ
ｌｌ〜Ｊ１６はＪＦＥＴであり、Ｒ１１，Ｒ１２は負荷
抵抗で、ＩＮｌ、ＩＮＩＢは第３図に示した回路内部の
信号ＩＮ１の信号とその反転信号で、ＶＤＤは電源電圧
である。
下、ＪＦＥＴと略す）を用いて構成した場合の一例を第
６図に示す。図において第５図と同一記号は同一のもの
か同様な機能を有しているものを表している。さらにＪ
ｌｌ〜Ｊ１６はＪＦＥＴであり、Ｒ１１，Ｒ１２は負荷
抵抗で、ＩＮｌ、ＩＮＩＢは第３図に示した回路内部の
信号ＩＮ１の信号とその反転信号で、ＶＤＤは電源電圧
である。
次に動作について説明する。Ｊ１３とＪ１６は定電流源
として動作し、Ｒ１１とＲ１２，ＪｌｌとＪ１２．Ｊ１
３は差動動作でスイッチング動作を行い、Ｊ１５とＪ１
６はスイッチング部の信号を出力するためのソースフォ
ロア回路である。
として動作し、Ｒ１１とＲ１２，ＪｌｌとＪ１２．Ｊ１
３は差動動作でスイッチング動作を行い、Ｊ１５とＪ１
６はスイッチング部の信号を出力するためのソースフォ
ロア回路である。
まず、ＮｉｌがＩＮｌおよびＩＮＩＢより低い’ Ｌｏ
ｗ”の場合にはＪ１４は電流を遮断するので回路の動作
はＪ１４を省いた場合と同様な動作を行う、すなわち通
常のソース結合型論理回路と同様な動作を行う、その動
作を説明すると、ＩＮＩとＩＮＩＢを比較して電圧の高
い側のＪＦＥＴを流れる電流が太き（なり電流が増加す
ると負荷抵抗により電圧降下が生じて、それがソースフ
ォロアを通って出力される。例えばＩＮがＩＮＩＢに比
べて電位が高いとＪｌｌＯ方を多くの電流が流れ、Ｊ１
２を流れる電流が少なくなるので、抵抗Ｒ１２での電圧
降下が少なくなり、出力電圧ＯＵＴは高く ゛旧ｇｈｌ
になる。またＩＮＩがＩＮＩＢより低いとＪ１２を流
れる電流が多くなり、抵抗Ｒ１２での電圧降下が大きく
なり、出力信号ＯＵＴは低（’Ｌｏｗ’となる。
ｗ”の場合にはＪ１４は電流を遮断するので回路の動作
はＪ１４を省いた場合と同様な動作を行う、すなわち通
常のソース結合型論理回路と同様な動作を行う、その動
作を説明すると、ＩＮＩとＩＮＩＢを比較して電圧の高
い側のＪＦＥＴを流れる電流が太き（なり電流が増加す
ると負荷抵抗により電圧降下が生じて、それがソースフ
ォロアを通って出力される。例えばＩＮがＩＮＩＢに比
べて電位が高いとＪｌｌＯ方を多くの電流が流れ、Ｊ１
２を流れる電流が少なくなるので、抵抗Ｒ１２での電圧
降下が少なくなり、出力電圧ＯＵＴは高く ゛旧ｇｈｌ
になる。またＩＮＩがＩＮＩＢより低いとＪ１２を流
れる電流が多くなり、抵抗Ｒ１２での電圧降下が大きく
なり、出力信号ＯＵＴは低（’Ｌｏｗ’となる。
次にＮｉｌがＩＮＩおよびＩＮＩＢより高いＨｉｇｈ’
の場合にはＪ１４が常に導通状態となるために、ＩＮと
ＩＮＩＢの信号に係わらず、抵抗Ｒ１１の側を電流が流
れＲ１２を流れる電流が少なくなり、出力信号ＯＵＴの
電圧が高く °旧ｇｈ” となる。
の場合にはＪ１４が常に導通状態となるために、ＩＮと
ＩＮＩＢの信号に係わらず、抵抗Ｒ１１の側を電流が流
れＲ１２を流れる電流が少なくなり、出力信号ＯＵＴの
電圧が高く °旧ｇｈ” となる。
ここで上記の動作を行うにはＮｉｌの信号としては、°
旧ｇｈｌの場合にはＩＮＩおよびＩＮＩＢより電圧が高
く、’ Ｌｏｗ’の場合にはＩＮＩ及びＩＮＩＢより低
い必要があるなど、大きな信号の振幅（約２ｖ以上）が
必要とされる。またこの様に外部から機能の切り替えの
できる回路は、外部の別の回路から信号が入力されるが
、この外部の回路としてＣＭＯ３ＩＣが用いられ、電源
電圧として５Ｖが用いられると、ＣＭＯ５ＩＣからの出
力がＯｖから５Ｖであるので、外部からの信号ＩＮとし
てＯｖから５Ｖの信号振幅５■を有する信号が入力され
る。
旧ｇｈｌの場合にはＩＮＩおよびＩＮＩＢより電圧が高
く、’ Ｌｏｗ’の場合にはＩＮＩ及びＩＮＩＢより低
い必要があるなど、大きな信号の振幅（約２ｖ以上）が
必要とされる。またこの様に外部から機能の切り替えの
できる回路は、外部の別の回路から信号が入力されるが
、この外部の回路としてＣＭＯ３ＩＣが用いられ、電源
電圧として５Ｖが用いられると、ＣＭＯ５ＩＣからの出
力がＯｖから５Ｖであるので、外部からの信号ＩＮとし
てＯｖから５Ｖの信号振幅５■を有する信号が入力され
る。
ところがこの外部からの信号ＩＮが直接ＪＦＥＴのゲー
トに入力されると、ＪＦＥＴの場合にはゲートとソース
間電圧がゲート接合電圧（ＧａＡＳを用いたＪＦＥＴの
場合には約１．２Ｖ）より高くなるとゲート電流が流れ
るために、外部からの入力電流として大きな電流が必要
になったり、機能切り替え用の回路がこの電流のために
誤動作を行うことがある。この誤動作を防止するために
、第５図で示したように入力インターフェース回路が設
けられていた。
トに入力されると、ＪＦＥＴの場合にはゲートとソース
間電圧がゲート接合電圧（ＧａＡＳを用いたＪＦＥＴの
場合には約１．２Ｖ）より高くなるとゲート電流が流れ
るために、外部からの入力電流として大きな電流が必要
になったり、機能切り替え用の回路がこの電流のために
誤動作を行うことがある。この誤動作を防止するために
、第５図で示したように入力インターフェース回路が設
けられていた。
第７図に従来の入力インターフェース回路の構成の一例
を示す。図において第５図と同一の記号は同一のもの、
または同様な機能を有するものを示している。さらに、
Ｊ２１．Ｊ２２はＪＦＥＴであり、Ｄ２１はダイオード
である。
を示す。図において第５図と同一の記号は同一のもの、
または同様な機能を有するものを示している。さらに、
Ｊ２１．Ｊ２２はＪＦＥＴであり、Ｄ２１はダイオード
である。
次に動作について説明する。
外部から入力された信号ＩＮは、ＪＦＥＴのＪ２１によ
りＪ２１のゲート・ソース間電圧（ＶｇＳ）だけ電圧が
降下し、Ｄ２１によりダイオードの順方向電圧（Ｖｆ）
分電圧が降下し出力信号Ｎ１１が得られる。以上より、
Ｎｉｌとしては電圧が高くてもＶＤＤ−Ｖ ｇ ｓ−Ｖ
ｆの電圧となり、電源電圧ＶＤＤである５■まで上昇
することはなくなり、前述したような問題を防止するこ
とができる。
りＪ２１のゲート・ソース間電圧（ＶｇＳ）だけ電圧が
降下し、Ｄ２１によりダイオードの順方向電圧（Ｖｆ）
分電圧が降下し出力信号Ｎ１１が得られる。以上より、
Ｎｉｌとしては電圧が高くてもＶＤＤ−Ｖ ｇ ｓ−Ｖ
ｆの電圧となり、電源電圧ＶＤＤである５■まで上昇
することはなくなり、前述したような問題を防止するこ
とができる。
〔発明が解決しようとする課題〕
しかしながら、従来の機能切り替え回路及び機能切り替
え信号用の入力インターフェース回路は以上のように構
成されていたので、入力インターフェース回路用の回路
電流が必要であり、これにより集積回路の消費電力が増
加するなどの問題があった。
え信号用の入力インターフェース回路は以上のように構
成されていたので、入力インターフェース回路用の回路
電流が必要であり、これにより集積回路の消費電力が増
加するなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、回路の消費電力を低減することができる半導
体集積回路を提供することを目的とする。
たもので、回路の消費電力を低減することができる半導
体集積回路を提供することを目的とする。
この発明に係る半導体集積回路は、外部からの信号によ
り回路動作の変更機能を有する電界効果型トランジスタ
を用いてソース結合型論理回路を構成したものにおいて
、外部からの信号に該信号の電流量を制限する電流制限
回路を設け、この回路からの出力を機能切替え回路のゲ
ートに入力するようにしたものである。
り回路動作の変更機能を有する電界効果型トランジスタ
を用いてソース結合型論理回路を構成したものにおいて
、外部からの信号に該信号の電流量を制限する電流制限
回路を設け、この回路からの出力を機能切替え回路のゲ
ートに入力するようにしたものである。
〔作用］
この発明における接合型電界効果型トランジスタを用い
た集積回路は、機能切り替え用信号の入力部に電流制限
用の素子を設けており、外部からの電流の流れ込みを防
止すると同時に外部からの信号の電位は回路の内部に伝
えることができるので、従来の集積回路と同様な動作は
行うものの、回路の消費電力を低減することが可能とな
る。
た集積回路は、機能切り替え用信号の入力部に電流制限
用の素子を設けており、外部からの電流の流れ込みを防
止すると同時に外部からの信号の電位は回路の内部に伝
えることができるので、従来の集積回路と同様な動作は
行うものの、回路の消費電力を低減することが可能とな
る。
以下、この発明の一実施例について説明する。
第１図は本発明の半導体集積回路の一実施例と図に示し
た入力インターフェース回路とＯＲ回路による機能切り
替え回路と同一記号は同一または同様な機能を有するも
のを示している。また、Ｊ３１は接合型電界効果型トラ
ンジスタ（ＪＦＥＴ）である。ＩＮは外部からの入力信
号であり、Ｎ１１は機能切り替え回路に入力される信号
である。
た入力インターフェース回路とＯＲ回路による機能切り
替え回路と同一記号は同一または同様な機能を有するも
のを示している。また、Ｊ３１は接合型電界効果型トラ
ンジスタ（ＪＦＥＴ）である。ＩＮは外部からの入力信
号であり、Ｎ１１は機能切り替え回路に入力される信号
である。
次に、動作について説明する。
このＪＦＥＴのＪ３１はゲートとソースが接続されてお
り、ＩＮがＮｌｌに比べて電位が高くなっても電流の制
限動作を行うようにしである。
り、ＩＮがＮｌｌに比べて電位が高くなっても電流の制
限動作を行うようにしである。
さて、外部から入力された信号ＩＮは、Ｊ３１を通って
ＮｉｌとなりＯＲ回路１１に入力される（７）でＩＮが
’Ｈｉｇｈ’ （７）場合には、ＯＲ回路１１の出力０
ＵＴＩは、入力信号ＩＮＩに関係なく常に゛旧ｇｈ”
となる。
ＮｉｌとなりＯＲ回路１１に入力される（７）でＩＮが
’Ｈｉｇｈ’ （７）場合には、ＯＲ回路１１の出力０
ＵＴＩは、入力信号ＩＮＩに関係なく常に゛旧ｇｈ”
となる。
また、ＩＮがＬｏｗ’の場合には、ＯＲ回路１１の出力
ＯＵＴには、入力信号ＩＮＩが表われることになる。こ
のように外部からの入力信号ＩＮによって、ＯＲ回路１
１の出力信号ＯＵＴにＩＮＩを出力するか、つねに゛旧
ｇｈｌ を出力するかの切り替えを行うことができる。
ＯＵＴには、入力信号ＩＮＩが表われることになる。こ
のように外部からの入力信号ＩＮによって、ＯＲ回路１
１の出力信号ＯＵＴにＩＮＩを出力するか、つねに゛旧
ｇｈｌ を出力するかの切り替えを行うことができる。
以上のように、この発明による従来の機能切り替え機能
を有する集積回路と同様な動作を行うと同時に、外部か
らの入力電圧ＩＮが電Ｓ電圧と同様に高くなってもＪｌ
ｌが電流の制限動作を行うのでＮｉｌの電圧は高くなら
ない。
を有する集積回路と同様な動作を行うと同時に、外部か
らの入力電圧ＩＮが電Ｓ電圧と同様に高くなってもＪｌ
ｌが電流の制限動作を行うのでＮｉｌの電圧は高くなら
ない。
たとえば、Ｊ３１としてＧａＡｓ基板の金属半導体接合
電界効果型トランジスタ（以下、ＭＥＳＦＥＴと称す）
を用い、このＭＥ Ｓ Ｆ ＥＴのしきいち電圧が−０
，５Ｖでゲート長が５μｍでゲート幅が３μｍであれば
、ＩＮがＪ３１を通って流れる電流は最大３０μＡに制
限することができる。
電界効果型トランジスタ（以下、ＭＥＳＦＥＴと称す）
を用い、このＭＥ Ｓ Ｆ ＥＴのしきいち電圧が−０
，５Ｖでゲート長が５μｍでゲート幅が３μｍであれば
、ＩＮがＪ３１を通って流れる電流は最大３０μＡに制
限することができる。
このような本実施例においては、機能切り替え信号の入
力部に、外部からの電流の流れ込みを防止でき、かつ、
外部からの信号の電位は回路の内部に伝えることができ
るトランジスタＪ３１を設けるようにしたので、従来と
同様の動作を行う構成を、入力インターフェース回路を
用いることなく実現することができ、消費電力の低減２
回路の縮小化を図ることができる。
力部に、外部からの電流の流れ込みを防止でき、かつ、
外部からの信号の電位は回路の内部に伝えることができ
るトランジスタＪ３１を設けるようにしたので、従来と
同様の動作を行う構成を、入力インターフェース回路を
用いることなく実現することができ、消費電力の低減２
回路の縮小化を図ることができる。
次に、この発明の他の実施例による接合型電界効果型ト
ランジスタ集積回路における機能切り替え回路を第２図
を用いて説明する。
ランジスタ集積回路における機能切り替え回路を第２図
を用いて説明する。
第２図に示した回路において、第１図と同一記号は同一
または同様な機能を有するものを示している。また、Ｄ
３１はダイオード、Ｒ３１はダイオードＤ３１に並列に
接続された高抵抗体である。
または同様な機能を有するものを示している。また、Ｄ
３１はダイオード、Ｒ３１はダイオードＤ３１に並列に
接続された高抵抗体である。
次に動作について説明する。
ＩＮとＮｉｌＯ間に挿入されたダイオードＤ３１はＩＮ
とＮｉｌとを容量により接続する役割を持ち、ＩＮの信
号が高速な信号の場合に信号はダイオードＤ３１を通り
、ＩＮとＮｉｌＯ間に挿入された高抵抗体Ｒ３１は低速
な信号を伝える働きをするので、集積回路の機能として
は従来と同様な動作を行う。
とＮｉｌとを容量により接続する役割を持ち、ＩＮの信
号が高速な信号の場合に信号はダイオードＤ３１を通り
、ＩＮとＮｉｌＯ間に挿入された高抵抗体Ｒ３１は低速
な信号を伝える働きをするので、集積回路の機能として
は従来と同様な動作を行う。
しかし、外部からの入力電圧ＩＮが電源電圧と同様に高
くなってもＤ３１は逆バイアスとなっているのでＩＮか
らＮＩＬに流れる電流はＲ３１だけを通ることとなり、
入力電流の低減が図れる。
くなってもＤ３１は逆バイアスとなっているのでＩＮか
らＮＩＬに流れる電流はＲ３１だけを通ることとなり、
入力電流の低減が図れる。
たとえばＲ３１として２００にΩを用いると入力電流は
２５μＡ以下に低減することができる。
２５μＡ以下に低減することができる。
このような本実施例においても上記実施例と同様に、入
力インターフェース回路を用いることなく入力部の電流
量を制御することができるので、回路の消費電力の低減
を図ることができる。
力インターフェース回路を用いることなく入力部の電流
量を制御することができるので、回路の消費電力の低減
を図ることができる。
以上、上記の実施例では電流制限用の回路としてＪＦＥ
Ｔや、ダイオードおよび抵抗を用いた構成方法を示した
が、これは電流が制限できれば別の構成方法を用いても
よく、以下、他の構成例を簡単に説明する。
Ｔや、ダイオードおよび抵抗を用いた構成方法を示した
が、これは電流が制限できれば別の構成方法を用いても
よく、以下、他の構成例を簡単に説明する。
第３図は機能切り替え信号の入力部に設ける電流制限用
回路として、高抵抗体Ｒ３１とコンデンサＣ３１の並列
接続からなる回路を設けたもの、また、第４図Ｃａ）、
（ｂ）はダイオードＤ３１のみを設けたもの及びその
等価回路を示す。これら電流制限用回路の動作は前記の
実施例の動作と同様であり、外部からの入力電圧ＩＮが
電源電圧と同様に高くなった際には、それぞれの抵抗成
分によりＩＮからＮｉｌに流れる電流は低減される。
回路として、高抵抗体Ｒ３１とコンデンサＣ３１の並列
接続からなる回路を設けたもの、また、第４図Ｃａ）、
（ｂ）はダイオードＤ３１のみを設けたもの及びその
等価回路を示す。これら電流制限用回路の動作は前記の
実施例の動作と同様であり、外部からの入力電圧ＩＮが
電源電圧と同様に高くなった際には、それぞれの抵抗成
分によりＩＮからＮｉｌに流れる電流は低減される。
以上のように入力電圧ＩＮが電源電圧同様に高くなった
場合には同回路により入力電流の低減を図ることが可能
となり、上記の実施例と同様の効果を奏する。
場合には同回路により入力電流の低減を図ることが可能
となり、上記の実施例と同様の効果を奏する。
この発明における接合電界効果型トランジスタを用いた
集積回路は、機能切り替え用信号の入力部に電流制限用
の素子を設けており、外部からの電流の流れ込みを防止
すると同時に外部からの信号の電位は回路の内部に伝え
ることができるので、従来の集積回路と同様な動作を行
うことができる上、従来の入力インターフェース回路を
不要とでき、回路の消費電力を低減を図ることができる
効果がある。
集積回路は、機能切り替え用信号の入力部に電流制限用
の素子を設けており、外部からの電流の流れ込みを防止
すると同時に外部からの信号の電位は回路の内部に伝え
ることができるので、従来の集積回路と同様な動作を行
うことができる上、従来の入力インターフェース回路を
不要とでき、回路の消費電力を低減を図ることができる
効果がある。
第１図はこの発明の半導体集積回路の一実施例である外
部制御型の接合型電界効果型トランジスタ集積回路の構
成を示す図、第２図は本発明の半導体集積回路の他の実
施例による外部制御型の接合型電界効果型トランジスタ
集積回路の構成を示す図、第３図は本発明の半導体集積
回路のさらに他の実施例による外部制御型の接合型電界
効果型トランジスタ集積回路の構成を示す図、第４図は
本発明の半導体集積回路のさらに他の実施例による外部
制御型の接合型電界効果型トランジスタ集積回路の構成
を示す図、第５図は従来例による外部制御型の集積回路
の構成を示す図、第６図は外部制御型のＯＲ回路の構成
方法の例を示す図、第７図は従来の入力インターフェー
ス回路の構成方法を示す図である。 図において、１１はＯＲ回路、工２は入力インターフェ
ース回路、ＩＮＩ、ＩＮＩＢは集積回路内部でＯＲ回路
入力される信号、０ＵＴＩはＯＲ回路出力、ＩＮは集積
回路外部から入力される信号、Ｎｉｌは入力インターフ
ェース回路の出力信号、Ｊｌｌ〜Ｊ３１は接合型電界効
果型トランジスタ、Ｄ２１．Ｄ３１はダイオード、Ｒ１
１−Ｒ３１は抵抗体である。 なお図中同一符号は同−又は相当部分を示す。
部制御型の接合型電界効果型トランジスタ集積回路の構
成を示す図、第２図は本発明の半導体集積回路の他の実
施例による外部制御型の接合型電界効果型トランジスタ
集積回路の構成を示す図、第３図は本発明の半導体集積
回路のさらに他の実施例による外部制御型の接合型電界
効果型トランジスタ集積回路の構成を示す図、第４図は
本発明の半導体集積回路のさらに他の実施例による外部
制御型の接合型電界効果型トランジスタ集積回路の構成
を示す図、第５図は従来例による外部制御型の集積回路
の構成を示す図、第６図は外部制御型のＯＲ回路の構成
方法の例を示す図、第７図は従来の入力インターフェー
ス回路の構成方法を示す図である。 図において、１１はＯＲ回路、工２は入力インターフェ
ース回路、ＩＮＩ、ＩＮＩＢは集積回路内部でＯＲ回路
入力される信号、０ＵＴＩはＯＲ回路出力、ＩＮは集積
回路外部から入力される信号、Ｎｉｌは入力インターフ
ェース回路の出力信号、Ｊｌｌ〜Ｊ３１は接合型電界効
果型トランジスタ、Ｄ２１．Ｄ３１はダイオード、Ｒ１
１−Ｒ３１は抵抗体である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電界効果型トランジスタを用いたソース結合型論
理回路により構成され、外部からの入力信号により回路
機能を変更する機能を有する半導体集積回路において、 前記外部信号入力端子と、前記回路機能の変更機能を有
する回路の一部を構成する電界効果型トランジスタのゲ
ートとの間に、該信号の電流量を制限する電流制御手段
を直列に配置したことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225481A JPH04105420A (ja) | 1990-08-27 | 1990-08-27 | 半導体集積回路 |
| EP91301651A EP0473248A1 (en) | 1990-08-27 | 1991-02-28 | Semiconductor integrated circuit |
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