JPH0693613B2 - Ｍｉｓトランジスタ回路 - Google Patents
Ｍｉｓトランジスタ回路Info
- Publication number
- JPH0693613B2 JPH0693613B2 JP62008669A JP866987A JPH0693613B2 JP H0693613 B2 JPH0693613 B2 JP H0693613B2 JP 62008669 A JP62008669 A JP 62008669A JP 866987 A JP866987 A JP 866987A JP H0693613 B2 JPH0693613 B2 JP H0693613B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- mis transistor
- inverter circuit
- channel mos
- mos transistor
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、インバータ回路の入力側に抵抗を接続して
出力波形の立上り，立下りを制御するようにしたMISト
ランジスタ回路に関するものである。
出力波形の立上り，立下りを制御するようにしたMISト
ランジスタ回路に関するものである。
従来、MOS回路、あるいはより広くMISトランジスタ回路
においては、インバータ回路の入力側に接続された抵抗
の値を変えることにより、上記抵抗と上記インバータ回
路の入力側に生じるゲート浮遊容量よりなる遅延回路の
時定数を制御し、出力波形の制御を行っている。
においては、インバータ回路の入力側に接続された抵抗
の値を変えることにより、上記抵抗と上記インバータ回
路の入力側に生じるゲート浮遊容量よりなる遅延回路の
時定数を制御し、出力波形の制御を行っている。
インバータ回路に相補型MOS（以下CMOSと称する）回路
を使用した場合の上記MOS回路の構成例を第13図に、そ
の動作タイミングチャートを第14図に示し、従来型MOS
回路の動作を説明する。
を使用した場合の上記MOS回路の構成例を第13図に、そ
の動作タイミングチャートを第14図に示し、従来型MOS
回路の動作を説明する。
第13図において、１はソースが電源電圧Vccに接続さ
れ、ドレインが出力端Ｃ点に接続され、ゲートがインバ
ータ回路の入力端となるＢ点に接続されたｐチャネルMO
Sトランジスタと、ドレインが出力端Ｃ点に接続され、
ソースが接地電位に接続され、ゲートがインバータ回路
の入力端となるＢ点に接続されたｎチャネルMOSトラン
ジスタから成るCMOSインバータ回路である。２は入力端
Ａ点とCMOSインバータ回路１の入力端Ｂ点との間に接続
された抵抗である。Vin1,Vin2,VoutはそれぞれA,B,C点
における電圧波形を示す。
れ、ドレインが出力端Ｃ点に接続され、ゲートがインバ
ータ回路の入力端となるＢ点に接続されたｐチャネルMO
Sトランジスタと、ドレインが出力端Ｃ点に接続され、
ソースが接地電位に接続され、ゲートがインバータ回路
の入力端となるＢ点に接続されたｎチャネルMOSトラン
ジスタから成るCMOSインバータ回路である。２は入力端
Ａ点とCMOSインバータ回路１の入力端Ｂ点との間に接続
された抵抗である。Vin1,Vin2,VoutはそれぞれA,B,C点
における電圧波形を示す。
ここでＡ点に第14図に示したVin1になる波形が印加され
た場合、Vin2は抵抗２とCMOSインバータ回路１のゲート
浮遊容量より決る時定数により立上り，立下りが遅延す
る。その結果これによりVin2を入力波形とするCMOSイン
バータ回路１の出力波形Voutを制御できることになる。
た場合、Vin2は抵抗２とCMOSインバータ回路１のゲート
浮遊容量より決る時定数により立上り，立下りが遅延す
る。その結果これによりVin2を入力波形とするCMOSイン
バータ回路１の出力波形Voutを制御できることになる。
従来のMISトランジスタ回路は以上のように構成されて
いたので、入力ノード（Ａ）を通してインバータ回路１
に入力される入力波形の立上り，立下りの双方が、上記
抵抗２の抵抗値により一義的に制御され、インバータ回
路１の出力波形の立上り，立下りの双方が、上記入力ノ
ードへの入力波形の立上り，立下りに対して同様に遅延
し、また、これら双方の波形も同様に鈍ってしまうとい
う問題点があった。
いたので、入力ノード（Ａ）を通してインバータ回路１
に入力される入力波形の立上り，立下りの双方が、上記
抵抗２の抵抗値により一義的に制御され、インバータ回
路１の出力波形の立上り，立下りの双方が、上記入力ノ
ードへの入力波形の立上り，立下りに対して同様に遅延
し、また、これら双方の波形も同様に鈍ってしまうとい
う問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、上記インバータ回路の出力波形の立上り，立
下りを個別に制御することができるMISトランジスタ回
路を提供することを目的とする。
たもので、上記インバータ回路の出力波形の立上り，立
下りを個別に制御することができるMISトランジスタ回
路を提供することを目的とする。
この発明に係るMISトランジスタ回路は、インバータ回
路、入力信号が入力される入力ノードと上記インバータ
回路の入力ノードとの間に接続される抵抗素子、この抵
抗素子と並列に接続され、ゲート電極に上記入力信号に
応じた信号を受け、この入力信号の通常動作時における
振幅の範囲内での立上りまたは立下りに基づいて導通状
態となるMISトランジスタを備えたものである。
路、入力信号が入力される入力ノードと上記インバータ
回路の入力ノードとの間に接続される抵抗素子、この抵
抗素子と並列に接続され、ゲート電極に上記入力信号に
応じた信号を受け、この入力信号の通常動作時における
振幅の範囲内での立上りまたは立下りに基づいて導通状
態となるMISトランジスタを備えたものである。
この発明においては、上記構成としたことにより、上記
抵抗に並列接続されたMISトランジスタが、上記入力信
号の立上り時及び立下り時の少なくとも一方において導
通し、これによって、上記抵抗と上記インバータ回路の
入力側に生ずる浮遊容量とからなる遅延回路の時定数が
変化することとなり、その結果、上記インバータ回路の
出力における立上り及び立ち下りの開始の遅延が個別に
制御され、かつ、これら立上り及び立ち下りの少なくと
も一方の波形が急峻となる。
抵抗に並列接続されたMISトランジスタが、上記入力信
号の立上り時及び立下り時の少なくとも一方において導
通し、これによって、上記抵抗と上記インバータ回路の
入力側に生ずる浮遊容量とからなる遅延回路の時定数が
変化することとなり、その結果、上記インバータ回路の
出力における立上り及び立ち下りの開始の遅延が個別に
制御され、かつ、これら立上り及び立ち下りの少なくと
も一方の波形が急峻となる。
以下、この発明を実施例に基づいて説明する。
第１図はこの発明の第１の実施例によるMISトランジス
タ回路を示し、図において、１はソースが電源電圧Vcc
に接続され、ドレインが出力端Ｃ点に接続され、ゲート
がインバータ回路の入力端Ｂ点に接続されたｐチャネル
MOSトランジスタと、ドレインが出力端Ｃ点に接続さ
れ、ソースが接地電位に接続され、ゲートがインバータ
回路のに端Ｂ点に接続されたｎチャネルMOSトランジス
タからなるCMOSインバータ回路である。２は入力端Ａ点
とCMOSインバータ回路１の入力端Ｂ点との間に接続され
た抵抗である。３はドレインとソースが抵抗２の両端に
それぞれ接続され、ゲートが入力端Ａ点に接続されたｎ
チャネルMOSトランジスタである。Vin1は前段（図示省
略）からの入力波形、Vin2はCMOSインバータ回路１の入
力波形、Voutは出力波形を示す。
タ回路を示し、図において、１はソースが電源電圧Vcc
に接続され、ドレインが出力端Ｃ点に接続され、ゲート
がインバータ回路の入力端Ｂ点に接続されたｐチャネル
MOSトランジスタと、ドレインが出力端Ｃ点に接続さ
れ、ソースが接地電位に接続され、ゲートがインバータ
回路のに端Ｂ点に接続されたｎチャネルMOSトランジス
タからなるCMOSインバータ回路である。２は入力端Ａ点
とCMOSインバータ回路１の入力端Ｂ点との間に接続され
た抵抗である。３はドレインとソースが抵抗２の両端に
それぞれ接続され、ゲートが入力端Ａ点に接続されたｎ
チャネルMOSトランジスタである。Vin1は前段（図示省
略）からの入力波形、Vin2はCMOSインバータ回路１の入
力波形、Voutは出力波形を示す。
次に上記実施例の動作について第２図に示すタイミング
チャートを参照して説明する。第１図のＡ点に第２図に
示した入力波形Vin1が印加されるとVin1の立上りと共に
抵抗２に並列に挿入したｎチャネルMOSトランジスタ３
がON状態となりVin2の立上り波形は急峻となる。その後
Vin1とVin2の電位差がｎチャネルMOSトランジスタ３の
しきい値電圧以下になるとｎチャネルMOSトランジスタ
３はOFF状態となる。次に立下り時においてはｎチャネ
ルMOSトランジスタ３はOFF状態のままで、Vin2は従来例
と同様に遅延回路の時定数で立下る。VoutはCMOSインバ
ータ回路１によりVin2がインバータ回路１のしきい値電
圧を越えた時に変化するため、本実施例においては、イ
ンバータ回路の出力波形VOUTの立下りは従来（第14図）
と同様のままで、インバータ回路の出力波形VOUTの立上
りの，入力波形Vin1の立上りに対する遅延を殆ど無く
し、かつ、この立上りの波形を急峻にすることができ
る。
チャートを参照して説明する。第１図のＡ点に第２図に
示した入力波形Vin1が印加されるとVin1の立上りと共に
抵抗２に並列に挿入したｎチャネルMOSトランジスタ３
がON状態となりVin2の立上り波形は急峻となる。その後
Vin1とVin2の電位差がｎチャネルMOSトランジスタ３の
しきい値電圧以下になるとｎチャネルMOSトランジスタ
３はOFF状態となる。次に立下り時においてはｎチャネ
ルMOSトランジスタ３はOFF状態のままで、Vin2は従来例
と同様に遅延回路の時定数で立下る。VoutはCMOSインバ
ータ回路１によりVin2がインバータ回路１のしきい値電
圧を越えた時に変化するため、本実施例においては、イ
ンバータ回路の出力波形VOUTの立下りは従来（第14図）
と同様のままで、インバータ回路の出力波形VOUTの立上
りの，入力波形Vin1の立上りに対する遅延を殆ど無く
し、かつ、この立上りの波形を急峻にすることができ
る。
第３図は上記第１図に示した第１の実施例におけるｎチ
ャネルMOSトランジスタ３の代わりにｐチャネルMOSトラ
ンジスタ４を接続した本発明の第２の実施例を示す。他
の部分はすべて第１図と同一である。
ャネルMOSトランジスタ３の代わりにｐチャネルMOSトラ
ンジスタ４を接続した本発明の第２の実施例を示す。他
の部分はすべて第１図と同一である。
第４図はこの第２の実施例におけるタイミングチャート
を示す。入力波形Vin1の立下り時のみｐチャネルMOSト
ランジスタ４がON状態となり、従って、本実施例におい
ては、インバータ回路の出力波形VOUTの立上りは従来
（第14図）と同様のままで、インバータ回路の出力波形
VOUTの立下りの，入力波形Vin1の立下りに対する遅延を
殆ど無くし、かつ、この立下りの波形を急峻にすること
ができる。
を示す。入力波形Vin1の立下り時のみｐチャネルMOSト
ランジスタ４がON状態となり、従って、本実施例におい
ては、インバータ回路の出力波形VOUTの立上りは従来
（第14図）と同様のままで、インバータ回路の出力波形
VOUTの立下りの，入力波形Vin1の立下りに対する遅延を
殆ど無くし、かつ、この立下りの波形を急峻にすること
ができる。
第５図は上記第１図に示した第１の実施例におけるｎチ
ャネルMOSトランジスタ３の替りに、ゲートをCMOSイン
バータ回路１の入力側に接続したｎチャネルMOSトラン
ジスタ５を接続した本発明の第３の実施例を示す。他の
部分はすべて第１図と全く同一である。
ャネルMOSトランジスタ３の替りに、ゲートをCMOSイン
バータ回路１の入力側に接続したｎチャネルMOSトラン
ジスタ５を接続した本発明の第３の実施例を示す。他の
部分はすべて第１図と全く同一である。
第６図はこの第３の実施例におけるタイミングチャート
を示す。入力波形Vin1の立下り時のみｎチャネルMOSト
ランジスタ５がON状態となる。従って、本実施例では上
記第２の実施例と同様の出力波形VOUTの立下りの制御が
行われる。
を示す。入力波形Vin1の立下り時のみｎチャネルMOSト
ランジスタ５がON状態となる。従って、本実施例では上
記第２の実施例と同様の出力波形VOUTの立下りの制御が
行われる。
第７図は上記第５図に示した第３の実施例におけるｎチ
ャネルMOSトランジスタ５の替りに、ｐチャネルMOSトラ
ンジスタ６を接続した本発明の第４の実施例を示す。他
の部分はすべて第５図と全く同一である。
ャネルMOSトランジスタ５の替りに、ｐチャネルMOSトラ
ンジスタ６を接続した本発明の第４の実施例を示す。他
の部分はすべて第５図と全く同一である。
第８図はこの第４の実施例におけるタイミングチャート
を示す。入力波形Vin1の立上り時のみｐチャネルMOSト
ランジスタ６がON状態となる。従って、本実施例では上
記第１の実施例と同様の出力波形VOUTの立下りの制御が
行われる。
を示す。入力波形Vin1の立上り時のみｐチャネルMOSト
ランジスタ６がON状態となる。従って、本実施例では上
記第１の実施例と同様の出力波形VOUTの立下りの制御が
行われる。
第９図は上記第１図に示した第１の実施例におけるｎチ
ャネルMOSトランジスタ３の替りに、ゲートをCMOSイン
バータ回路１の出力側に接続したｎチャネルMOSトラン
ジスタ７を接続した本発明の第５の実施例を示す。他の
部分はすべて第１図と全く同一である。
ャネルMOSトランジスタ３の替りに、ゲートをCMOSイン
バータ回路１の出力側に接続したｎチャネルMOSトラン
ジスタ７を接続した本発明の第５の実施例を示す。他の
部分はすべて第１図と全く同一である。
第10図はこの第５の実施例におけるタイミングチャート
を示す。入力波形Vin1の立上り時前半と立下り時後半に
ｎチャネルMOSトランジスタ７がON状態となる。従っ
て、本実施例ではインバータ回路の出力波形VOUTの立下
りを、入力波形Vin1の立下りに対して遅延させ、インバ
ータ回路の出力波形VOUTの立上りの，入力波形Vin1の立
上りに対する遅延を殆ど無くすことができ、かつ、イン
バータ回路の出力波形VOUTの立上り，立下りの双方の波
形を、急峻にすることができる。
を示す。入力波形Vin1の立上り時前半と立下り時後半に
ｎチャネルMOSトランジスタ７がON状態となる。従っ
て、本実施例ではインバータ回路の出力波形VOUTの立下
りを、入力波形Vin1の立下りに対して遅延させ、インバ
ータ回路の出力波形VOUTの立上りの，入力波形Vin1の立
上りに対する遅延を殆ど無くすことができ、かつ、イン
バータ回路の出力波形VOUTの立上り，立下りの双方の波
形を、急峻にすることができる。
第11図は上記第９図に示した第５の実施例におけるｎチ
ャネルMOSトランジスタ７の代わりに、ｐチャネルMOSト
ランジスタ８を接続した本発明の第６の実施例を示す。
他の部分はすべて第９図と全く同一である。
ャネルMOSトランジスタ７の代わりに、ｐチャネルMOSト
ランジスタ８を接続した本発明の第６の実施例を示す。
他の部分はすべて第９図と全く同一である。
第12図はこの第５の実施例におけるタイミングチャート
を示す。入力波形Vin1の立上り時後半と立下り時前半に
ｐチャネルMOSトランジスタ８がON状態となる。従っ
て、本実施例ではインバータ回路の出力波形VOUTの立上
りを、入力波形Vin1の立上りに対して遅延させ、インバ
ータ回路の出力波形VOUTの立下りの，入力波形Vin1の立
下りに対する遅延を殆ど無くすことができ、かつ、イン
バータ回路の出力波形VOUTの立上り，立下りの双方の波
形を、急峻にすることができる。
を示す。入力波形Vin1の立上り時後半と立下り時前半に
ｐチャネルMOSトランジスタ８がON状態となる。従っ
て、本実施例ではインバータ回路の出力波形VOUTの立上
りを、入力波形Vin1の立上りに対して遅延させ、インバ
ータ回路の出力波形VOUTの立下りの，入力波形Vin1の立
下りに対する遅延を殆ど無くすことができ、かつ、イン
バータ回路の出力波形VOUTの立上り，立下りの双方の波
形を、急峻にすることができる。
なお、上記各実施例ではMOSトランジスタを１個だけ用
いたが、２個のトランジスタを並列に接続するなど組合
せを変え複数個のMOSトランジスタを接続しても同様の
効果があることは勿論である。
いたが、２個のトランジスタを並列に接続するなど組合
せを変え複数個のMOSトランジスタを接続しても同様の
効果があることは勿論である。
以上のように、この発明によれば、インバータ回路、入
力信号が入力される入力ノードと上記インバータ回路の
入力ノードとの間に接続される抵抗素子、この抵抗素子
と並列に接続され、ゲート電極に上記入力信号に応じた
信号を受け、この入力信号の通常動作時における振幅の
範囲内での立上りまたは立下りに基づいて導通状態とな
るMISトランジスタを備えたので、上記インバータ回路
の出力波形の立上り，立下りが個別に制御されて、上記
インバータ回路の出力波形における立上り及び立ち下り
の開始の遅延を個別に制御でき、かつ、これら立上り及
び立ち下りの少なくとも一方の波形を急峻にできる効果
がある。
力信号が入力される入力ノードと上記インバータ回路の
入力ノードとの間に接続される抵抗素子、この抵抗素子
と並列に接続され、ゲート電極に上記入力信号に応じた
信号を受け、この入力信号の通常動作時における振幅の
範囲内での立上りまたは立下りに基づいて導通状態とな
るMISトランジスタを備えたので、上記インバータ回路
の出力波形の立上り，立下りが個別に制御されて、上記
インバータ回路の出力波形における立上り及び立ち下り
の開始の遅延を個別に制御でき、かつ、これら立上り及
び立ち下りの少なくとも一方の波形を急峻にできる効果
がある。
第１図，第３図，第５図，第７図，第９図，第11図はそ
れぞれこの発明の第1,第2,第3,第4,第5,第６の実施例に
よるMOSトランジスタ回路の回路構成図、第２図，第４
図，第６図，第８図，第10図，第12図はそれぞれ上記各
実施例の動作を示すタイミングチャート図、第13図は従
来のMOS回路の回路構成図、第14図は上記第13図の動作
を示すタイミングチャート図である。 図において、１はCMOSインバータ回路、２は抵抗、3,5,
7はｎチャネルMOSトランジスタ、4,6,8はｐチャネルMOS
トランジスタ、Vin1,Vin2,VoutはそれぞれA,B,C点にお
ける電圧波形、VccはCMOSインバータ回路１の電源電圧
である。 なお、図中同一符号は同一又は相当部分を示す。
れぞれこの発明の第1,第2,第3,第4,第5,第６の実施例に
よるMOSトランジスタ回路の回路構成図、第２図，第４
図，第６図，第８図，第10図，第12図はそれぞれ上記各
実施例の動作を示すタイミングチャート図、第13図は従
来のMOS回路の回路構成図、第14図は上記第13図の動作
を示すタイミングチャート図である。 図において、１はCMOSインバータ回路、２は抵抗、3,5,
7はｎチャネルMOSトランジスタ、4,6,8はｐチャネルMOS
トランジスタ、Vin1,Vin2,VoutはそれぞれA,B,C点にお
ける電圧波形、VccはCMOSインバータ回路１の電源電圧
である。 なお、図中同一符号は同一又は相当部分を示す。
フロントページの続き (56)参考文献 特開 昭48−81485（ＪＰ，Ａ) 特開 昭52−75187（ＪＰ，Ａ) 特開 昭54−134576（ＪＰ，Ａ) 特開 昭53−63851（ＪＰ，Ａ) 特開 昭62−90962（ＪＰ，Ａ)
Claims (7)
- 【請求項１】インバータ回路、 入力信号が入力される入力ノードと上記インバータ回路
の入力ノードとの間に接続される抵抗素子、 この抵抗素子と並列に接続され、ゲート電極に上記入力
信号に応じた信号を受け、この入力信号の通常動作時に
おける振幅の範囲内での立上りまたは立下りに基づいて
導通状態となるMISトランジスタを備えるMISトランジス
タ回路。 - 【請求項２】MISトランジスタはｎチャネルMOSトランジ
スタであることを特徴とする特許請求の範囲第１項記載
のMISトランジスタ回路。 - 【請求項３】MISトランジスタはｐチャネルMOSトランジ
スタであることを特徴とする特許請求の範囲第１項記載
のMISトランジスタ回路。 - 【請求項４】インバータ回路は、電源電位ノードと出力
ノードとの間に接続され、ゲート電極が入力ノードに接
続されるｐチャネルMOSトランジスタと、上記出力ノー
ドと接地電位ノードとの間に接続され、ゲート電極が上
記入力ノードに接続されるｎチャネルMOSトランジスタ
とを有することを特徴とする特許請求の範囲第１項ない
し第３項記載のMISトランジスタ回路。 - 【請求項５】MISトランジスタは、ゲート電極が入力信
号が入力される入力ノードに接続されることを特徴とす
る特許請求の範囲第１項ないし第４項記載のMISトラン
ジスタ回路。 - 【請求項６】MISトランジスタは、ゲート電極がインバ
ータ回路の入力ノードに接続されることを特徴とする特
許請求の範囲第１項ないし第４項記載のMISトランジス
タ回路。 - 【請求項７】MISトランジスタは、ゲート電極がインバ
ータ回路の出力ノードに接続されることを特徴とする特
許請求の範囲第１項ないし第４項記載のMISトランジス
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008669A JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
| US07/143,399 US4931668A (en) | 1987-01-16 | 1988-01-13 | MIS transistor driven inverter circuit capable of individually controlling rising portion and falling portion of output waveform |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008669A JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176012A JPS63176012A (ja) | 1988-07-20 |
| JPH0693613B2 true JPH0693613B2 (ja) | 1994-11-16 |
Family
ID=11699340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62008669A Expired - Lifetime JPH0693613B2 (ja) | 1987-01-16 | 1987-01-16 | Ｍｉｓトランジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4931668A (ja) |
| JP (1) | JPH0693613B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111075A (en) * | 1989-02-28 | 1992-05-05 | Vlsi Technology, Inc. | Reduced switching noise output buffer using diode for quick turn-off |
| US5231311A (en) * | 1989-02-28 | 1993-07-27 | Vlsi Technology, Inc. | Digital output buffer and method with slew rate control and reduced crowbar current |
| US5081380A (en) * | 1989-10-16 | 1992-01-14 | Advanced Micro Devices, Inc. | Temperature self-compensated time delay circuits |
| US5028818A (en) * | 1990-02-28 | 1991-07-02 | Integrated Device Technology, Inc. | Ground bounce limiting driver using non-linear capacitor |
| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
| JPH04105420A (ja) * | 1990-08-27 | 1992-04-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR940005004B1 (ko) * | 1991-03-21 | 1994-06-09 | 삼성전자 주식회사 | 신호지연회로 |
| EP0631390B1 (en) * | 1993-06-22 | 1999-09-01 | Philips Electronics Uk Limited | A power semiconductor circuit |
| US5428311A (en) * | 1993-06-30 | 1995-06-27 | Sgs-Thomson Microelectronics, Inc. | Fuse circuitry to control the propagation delay of an IC |
| US5896054A (en) * | 1996-12-05 | 1999-04-20 | Motorola, Inc. | Clock driver |
| US6208171B1 (en) * | 1998-04-20 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit device with low power consumption and simple manufacturing steps |
| US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
| US6091260A (en) * | 1998-11-13 | 2000-07-18 | Integrated Device Technology, Inc. | Integrated circuit output buffers having low propagation delay and improved noise characteristics |
| US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
| JP3782312B2 (ja) * | 2001-03-29 | 2006-06-07 | 株式会社東芝 | 半導体集積回路装置 |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| US20030231038A1 (en) * | 2002-06-13 | 2003-12-18 | Kenneth Koch | Pulse shaping circuit and method |
| JPWO2004102805A1 (ja) * | 2003-05-13 | 2006-07-20 | 富士通株式会社 | 遅延回路 |
| DE102007013824B4 (de) * | 2006-03-22 | 2013-10-24 | Denso Corporation | Schaltkreis mit einem Transistor |
| JP5103662B2 (ja) * | 2007-09-12 | 2012-12-19 | セイコーエプソン株式会社 | 水晶発振回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5132511B2 (ja) * | 1972-01-31 | 1976-09-13 | ||
| JPS5275187A (en) * | 1975-12-18 | 1977-06-23 | Mitsubishi Electric Corp | Mos type semiconductor device |
| JPS5942492B2 (ja) * | 1976-11-18 | 1984-10-15 | ソニー株式会社 | プツシユプルパルス増巾回路 |
| JPS54134576A (en) * | 1978-04-10 | 1979-10-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| JPS6290962A (ja) * | 1985-10-17 | 1987-04-25 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
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-
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| US4931668A (en) | 1990-06-05 |
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