KR940005004B1 - 신호지연회로 - Google Patents

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KR940005004B1 KR1019910004505A KR910004505A KR940005004B1 KR 940005004 B1 KR940005004 B1 KR 940005004B1 KR 1019910004505 A KR1019910004505 A KR 1019910004505A KR 910004505 A KR910004505 A KR 910004505A KR 940005004 B1 KR940005004 B1 KR 940005004B1
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Abstract

내용 없음.

Description

신호지연회로
제1a도는 종래의 CMOS 신호지연회로의 구성도이다.
제1b도는 제1a도의 입출력 파형도이다.
제1c도는 제1a도의 회로의 공급전압에 따른 지연시간 특성을 나타내는 그래프 선도이다.
제2a도는 종래의 NMOS 및 PMOS 캐패시터들을 가지는 CMOS 신호지연회로의 회로도이다.
제2b도는 제2a도에 도시된 회로의 C-V 특성그래프 선도이다.
제3a도는 본 발명의 NMOS 및 PMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제3b도는 제3a도에 도시된 회로의 C-V 특성그래프 선도이다.
제4a도는 본 발명의 NMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제4b도는 제4a도에 도시된 회로 C-V 특성그래프 선도이다.
제5a도는 본 발명의 PMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제5b도는 제5a도에 도시된 회로의 C-V 특성그래프 선도이다.
제6a도는 제2a도와 제3a도의 회로의 C-V 특성을 비교한 그래프 선도이다.
제6b도는 공급전압(VCC)에 대한 유효부하 캐패시턴스(Ceff)의 변화에 있어서 제2도에 도시된 종래의 회로와 제3a도에 도시된 본 발명의 회로를 비교한 그래프 선도이다.
제7a도는 본 발명의 NMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제7b도는 제7a도의 도시된 회로의 C-V 특성그래프 선도이다.
제8a도는 본 발명의 NMOS 및 PMOS 캐패시터를 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제8b도는 제8a도에 도시된 회로의 C-V 특성그래프 선도이다.
제9a도는 본 발명의 PMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제9b도는 제9a도에 도시된 회로의 C-V 특성곡선의 그래프 선도이다.
제10a도는 본 발명의 NMOS 및 PMOS 캐패시터를 가지는 CMOS 신호지연회로의 부하용량수단의 회로도이다.
제10b도는 제10a도에 도시된 회로의 C-V 특성곡선의 그래프 선도이다.
제10a도는 공급전압이 5V이고 부하용량수단의 스레쉬홀드전압이 4V인 경우에 제7a도에 도시된 회로의 C-V 특성의 변화를 나타낸 그래프 선도이다.
제11b도는 공급전압이 5V이고 부하용량수단의 스레쉬홀드전압이 6V인 경우에 제7a도에 도시된 회로의 공급전압(VCC)에 대한 유효부하 캐패시턴스(Ceff)의 변화를 비교한 그래프 선도이다.
제12a도는 제7a도에서 10A도에 도시된 회로와 제2a도에 도시된 회로의 C-V 특성곡선을 비교하는 그래프 선도이다.
제12b도는 제7a도에서 제10a도에 도시된 회로와 제2a도에 도시된 회로의 공급전압(VCC)의 변동에 따른 유효부하 캐패시턴스(Ceff)의 변화를 비교하는 그래프 선도이다.
* 도면의 주요부분에 대한 부호의 설명
DRV : 구동회로수단 BTT : 버퍼증폭기
NM : 풀다운 NMOS 트랜지스터
PN : 풀업 PMOS 트랜지스터
CL: 부하용량수단 VTP: 풀업
PMOS 트랜지스터의 스레쉬올드전압
TTN: 풀다운
NMOS 트랜지스터의 스레쉬홀드전압
VTPL, VTPL1, VTPL2: PMOS 캐패시터의 스레쉬홀드전압
VTNL, VTNL1, VTNL2: NMOS 캐패시터의 스레쉬홀드전압.
본 발명은 신호지연회로에 관한 것으로, 특히 CMOS반도체 집적회로칩의 신호지연회로에 관한 것이다.
일반적으로 반도체 칩은 회부로부터 공급전압(VCC)을 받아 칩에 집적된 회로 시스템을 동작시킨다. 통상적으로 CMOS 반도체집은 공급전압(VCC)으로 5V단일 전압을 사용한다. 그러나 CMOS 반도체칩은 VCC±10%의 공급전압범위가 정격으로 주어지나 실질적으로 4V∼6V의 동작전압범위를 가진다.
그리고 대개의 CMOS 반도체집의 회로시스템은 특별한 회로 목적을 달성하기 위하여 신호지연회로를 포함하고 있다. CMOS 회로시스템에서는 게이트의 신호전달 지연시간을 이용하여 소정지연시간을 가지는 신호지연회로를 구성하고 있다.
예컨데, CMOS 인버터를 이용한 CMOS 신호지연회로가 제1a도에 도시되어 있다. 제1a도의 회로에서는 입력신호(VIN)에 따라 용량성부하(CL)를 구동하기 위한 제1CMOS 인버터와, 용량성 부하(CL)의 단자전압신호(VO)를 버퍼링하여 출력하기 위한 버퍼 증폭기로써 제2CMOS 인버터(BTT)를 구비한다. 용량성 부하(CL)의 단자전압신호(VO)는 입력신호(VIN)에 따라 제1b도에 도시한 바와 같은 지연특성을 가진다. 즉, 제1CMOS 인버터(DRV)의 풀다운 NMOS(NM)를 통하여 용량성 부하(CL)는 접지전압(VSS또는 OV)으로 방전되고 풀업 PMOS 트랜지스터(PM)를 통하여 공급전압(VCC)으로 충전된다. 그러므로 지연시간(Td)는 전압하강시간(Tf) 및 전압상승시간(Tr)에 의해 다음식으로 결정된다.
Figure kpo00002
여기서 식(1)은 MOS 트랜지스터(NM, PM)의 스레쉬홀드전압(VTN, VTP)이 대략 0.2 VCC이고 MOS 트랜지스터(NM, PM)의 전류구동능력(βN, βP)이 동일하다는 가정하에서 다음식으로 나타낼 수 있다.
Figure kpo00003
상기 (2)식에 의하면 지연시간(Td)은 용량성 부하(CL)의 캐패시턴스의 크기에 비례하고 공급전압(VCC)에 반비례함을 알 수 있다.
따라서, 용량성 부하(CL)의 캐패시턴스가 일정한 크기로 설정되어 있다면, 제1c도에 도시한 바와 같이 지연시간(Td)은 공급전압(VCC)의 변동에 따라 달라지게 된다.
따라서, 유효부하 캐패시턴스(Ceff)는 공급전압(VCC)의 변동에 따라 변동폭이 매우 작으므로 지연회로의 지연특성이 동작전압레벨에 따라 크게 변하는 단점을 가지고 있다. 또한, 동작전압레벨에 따른 지연특성의 변화는 특히 높은 동작 전압에서의 고속동작에 의한 경합문제(raceproblem)을 유발하여 오동작의 원인이 되며 이를 방지하기 위해서 높은 동작 전압에서의 지연시간을 크게하면 낮은 동작전압에서의 고속동작에 큰 저해요인이 된다. 이는 구동회로수단(DRV)의 트랜지스터의 스레쉬홀드전압(VTN, VTP)과 부하용량수단(CL)의 스레쉬홀드전압(VTN, VTP)이 동일하게 설정되어 있었기 때문이다.
통상적으로 NMOS 또는 PMOS 캐패시터의 스레쉬홀드전압은 게이트 전극으로 사용되는 폴리 실리콘(poly silicon)의 침적(Deposition)전에 캐패시터의 채널(Channel) 영역에 붕소(B) 또는 인(P) 및 비소(As) 등의 3-5족 원소의 주입(Implanatation)에 의해 쉽게 조정될 수 있다.
본 발명의 목적은 부하용량수단의 캐패시터의 스레쉬홀드의 절대값을 구동회로 트랜지스터 PMOS, NMOS의 캐패시터의 스레쉬홀드전압의 절대값 보다 크게 설정함으로써 공급전압의 변도에 관계없이 지연 특성 변화를 최소화 할 수 있는 신호지연회로를 제공하는데 있다.
본 발명의 다른 목적은 낮은 동작 전압에서의 동작속도를 향상시킬 수 있는 신호지연회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 신호지연회로는 공급전압과 접지전압사이에 연결되고, 적어도 하나 이상의 입력신호를 접수하여 소정스레쉬홀드전압을 각각 가지는 풀업수단과 풀다운 수단과 그리고, 상기 풀업수단과 상기 풀다운 수단의 공통 드레인 노드를 가지는 구동회로수단과, 상기 공통 드레인 노드에 상기 구동회로 수단의 풀업수단과 풀다운 수단의 스레쉬홀드값의 절대값 보다 큰 스레쉬홀드값을 가지는 부하용량수단을 구비하여 상기 신호지연회로의 용량 특성이 그 출력전압이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제1전압에서 제2 용량으로 증가하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제2전압에서 제3 용량값으로 감소하여 계속 제3 용량값을 유지하는 것과, 상기 부하용량수단의 용량 특성이 그 출력전압이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제1전압에서 제2 용량값으로 감소하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제2전압에서 제3 용량값으로 증가하여 계속 제3 용량값을 유지하는 것을 특징으로 한다.
첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하기 전에 종래의 CMOS 신호지연회로를 설명하면 다음과 같다.
제2a도는 종래의 NMOS 및 PMOS 캐패시터들을 가지는 CMOS 신호지연회로로서 구성을 설명하면 다음과 같다.
제2a도는 구동회로수단(DRV)과 캐패시터 부하수단(CL)으로 구성한 신호지연회로이다. 구동회로수단(DRV)은 스레쉬홀드전압(TTP)을 가지는 풀업 PMOS 트랜지스터(PM)와, 스레쉬홀드전압(VTN)을 가지는 풀다운 NMOS 트랜지스터(NM)를 공급전압(VCC)과 접지전압(VSS또는 GND) 사이에 연결하고, 이들의 게이트 전극에 입력신호(VIN)가 인가되고, 이 입력신호(VIN)에 따라 이들의 공통 드레인 노드(N)에 출력신호(VO)를 구동하는 CMOS 인버터로 구성되어 있다. 캐패시터 부하수단(CL)은 상기 공통 드레인 노드(N)에 게이트전극이 연결되고 N+소오스전극(또는 N+드레인 전극)이 접지전압(VSS)에 연결되고 스레쉬홀드전압(VTNL)을 가지는 NMOS 캐패시터와, 상기 공통 드레인 노드(N)에 게이트전극이 연결되고 P+소오스 전극(또는 P+드레인전극)이 공급전압(VCC)에 연결되고 스레쉬홀드전압(VTPL)을 가지는 PMOS 캐패시터로 구성되어 있다.
NMOS 캐패시터의 스레쉬홀드전압 VTNL과 PMOS 캐패시터의 스레쉬홀드전압(VTPL)은 각각 풀-다운 NMOS 트랜지스터(NM)의 스레쉬홀드전압(VTN)과 풀-업 PMOS 트랜지스터(PM)의 스레쉬홀드전압(VTP)는 같은값을 가진다(즉, VTNL=VYN, VTPL=VTP).
제2a도의 신호지연 회로의 C-V특성곡선은 제2b도에 나타나 있다. 용량성 부하 CL은 신호지연회로의 출력전압이 NMOS 트랜지스터의 스레쉬홀드전압(VTN)(또는 NMOS 캐패시터의 스레쉬홀드전압(VTNL))에 도달할때까지 제1 용량값을 유지하다가 NMOS 트랜지스터의 스레쉬홀드전압(VTN)(또는 NMOS 캐패시터의 스레쉬홀드전압(VTNL))에서 제2 용량값으로 증가하고 신호지연회로의 출력전압이 공급전압(VTNL)-PMOS트랜지스터의 스레쉬홀드전압(또는 PMOS 캐패시터의 스레쉬홀드전압(VTPL))에 도달할때까지 제2 용량값을 유지하다가 공급전압(VCC)-PMOS 트랜지스터의 스레쉬홀드전압(또는 PMOS 캐패시터의 스레쉬홀드전압(VTPL))에서 제1 용량값으로 감소한다.
여기에서, 실제적으로 유효부하 캐패시턴스(Ceff)를 계산하면 다음과 같다.
출력전압(VO)이 OV-VCC사이를 완전하게 스윙하는 경우 구동 트랜지스터에서 출력전압 변화에 사용되는 총 전하량(QT)는
Figure kpo00004
의 적분식에 의해 표현되며 이는 제2b도의 빗금친 면적에 비례한다. 그러므로 유효부하 캐패시턴스(Ceff)는 다음식에 의해 결정된다.
Figure kpo00005
즉, 유효부하 캐패시턴스(Ceff)는 출력전압(Vo)의 적분함수인 총전하량(QT)이 비례한다.
구동회로 수단의 트랜지스터의 스레쉬홀드전압(VTL, VTP)이 각각(0.7V, -0.7V)이라고 하면 동작전압범위(4V∼6V)에서의 유효부하 캐패시턴스(Ceff)는 CA=
Figure kpo00006
인 경우에 식(3)(4)으로부터 [표 1]과 같게 된다.
[표 1]
Figure kpo00007
제3a도는 본 발명의 NMOS 및 PMOS 캐패시터들을 가지는 CMOS 신호지연회로의 부하용량수단의 회로도를 나타낸 것이다. 제3a도에 있어서 부하용량수단(CL)은 구동회로수단(DRV)의 공통드레인노드(N)에 게이트전극이 연결되고 P+소오스전극(또는 P+드레인 전극)이 공급전압(VCC)에 연결되는 스레쉬홀드전압(│VTP│>│VTPL│)을 가지는 PMOS 캐패시터와 게이트 전극은 공통 드레인 노드(N)에 연결되고 N+소오스전극(또는 N+드레인 전극)은 접지전압(VSS)에 연결되는 스레쉬홀드전압(VTN< VTNL)을 가지는 NMOS 캐패시터로 구성되어 있다.
제3a도의 신호지연회로의 C-V 특성곡선은 제3b도에 나타나 있다. 부하용량(CL)은 신호지연회로의 출력전압이 캐패시터의 스레쉬홀드전압(VTNL)에 도달할때까지 제1 용량값을 유지하다가 NMOS 캐패시터의 스레쉬홀드전압(VTNL)에서 제2 용량값으로 증가하고 신호지연회로의 출력전압이 공급전압(VCC) + PMOS 캐패시터의 스레쉬홀드전압(VTPL)에 도달할때까지 제2 용량값을 유지하다가 공급전압(VCC) + PMOS 캐패시터의 스레쉬홀드전압(VTPL)에서 제3 용량값으로 감소하여 계속 제3 용량값을 유지한다. 예를 들면, 부하용량수단(CL)의 스레쉬홀드전압(VTNL, VTPL)이 각각 (2V, -2V)인 경우에 동작전압범위(4V∼6V)에서 유효부하 캐패시턴스(Ceff)를 CA=
Figure kpo00008
인 경우에 계산해 보면 [표 2]와 같다.
[표 2]
Figure kpo00009
따라서, 동작전압변동에 따라 유효부하 캐패시턴스(Ceff)의 변화가 커서 [표 1]의 경우보다 동작전압변화에 따라 지연시간을 크게 완화 시킬 수 있다.
제4a도는 두 개의 NMOS 캐패시터를 이용한 부하용량수단(CL)을 도시하고 있다.
게이트전극은 공통드레인노드(N)에 연결되고 N+소오스전극(또는 N+드레인 전극)은 접지전압(VSS)에 연결되는 스레쉬홀드전압(VTNL1> VTN)을 가지는 제1 NMOS 캐패시터와 게이트전극은 공급전압(VCC)에 연결되고 N+소오스전극(또는 N+드레인 전극)은 공통드레인노드(N)에 연결되는
스레쉬홀드전압(VTNL2> VTN)을 가지는 제2 NMOS 캐패시터로 구성되어 있다.
제4a도의 호로의 C-V 특성곡선은 제4b도에 나타낸 바와 같이 부하용량(CL)은 신호지연회로의 출력전압이 제1 NMOS 캐패시터의 스레쉬홀드전압(VTNL1)에 도달할때까지 제1 용량값을 유지하다가 제1 NMOS 캐패시터의 스레쉬홀드전압(VTNL1)에서 제2 용량값으로 증가하고 신호지연회로의 출력전압이 공급전압(VCC)-제2 NMOS 캐패시터의 스레쉬홀드전압(VTNL2)에 도달할때까지 제2 용량값을 유지하다가 공급전압(VCC)-제2 NMOS 캐패시터의 스레쉬홀드전압(VTNL2)에서 제3 용량값으로 감소하여 계속 제3 용량값을 유지한다.
제4a도에 있어서, 스레쉬홀드전압(VTNL1,VTNL2)이 VTNL1= VTNL2인 경우에는 총 용량특성이
를 중심으로 대칭인 특성을 보이게 된다. 그리고 VTNL1> VTN, VTNL2= VTN인 경우에는 제2 B도에 보여진 종래 회로의 용량값에 비해 구동회로수단(DRV)의 스레쉬홀드전압(VTN)과 NMOS 캐패시터의 스레쉬홀드전압(VTNL) 사이에서 낮은 부하 캐패시턴스 값을 가진다. 따라서, 출력전압(VO)이 접지전압(VSS)에서 공급전압(VCC)으로 변화하는 상승지연을 짧게 유지하고 공급전압(VCC)에서 접지전압(VSS)으로 변화하는 하강 지연은 길게 유지할 수도 있다. 즉, 용량성부하의 스레쉬홀드전압(VTNL1및 VTNL2)의 조정에 의해 상승지연과 하강지연의 지연시간을 조정할 수 있다.
제5a도는 두 개의 PMOS 캐패시터를 이용한 부하용량수단(CL)이다.
게이트전극은 트랜지스터들(PM, NM)의 공통드레인노드(N)에 연결되고 P+소오스전극(또는 P+드레인 전극)은 공급전압(VCC)에 연결되는 스레쉬홀드전압(│VTPL1││VTP│)을 가지는 제1 PMOS 캐패시터와 게이트전극은 접지전압(VSS)에 연결되고 P+소오스전극(또는 P+드레인 전극)은 트랜지스터들(PM, NM)의 공통드레인노드(N)에 연결되는 스레쉬홀드전압(│VTPL2│>│VTP│)을 가지는 제2 PMOS 캐패시터로 구성되고 있다.
제5a도의 C-V특성곡선은 제5b도에 나타난 바와 같이 부하용량(CL)은 신호지연회로의 출력전압이 제2 PMOS 캐패시터의 스레쉬홀드전압(│VTPL2│)에 도달할때까지 제1 용량값을 유지하다가 제2 PMOS 캐패시터의 스레쉬홀드전압(│VTPL2│)에서 제2 용량값으로 증가하고 신호지연회로의 출력전압이 공급전압(VCC)-제1 PMOS 캐패시터의 스레쉬홀드전압(│VTPL1│)에 도달할때까지 제2 용량값을 유지하다가 공급전압(VCC)-제1 PMOS 캐패시터의 스레쉬홀드전압(VTPL1)에서 제3 용량값으로 감소하여 계속 제3 용량값을 유지한다.
제4a도와 제5a도의 회로는 제3a도에 나타낸 회로의 C-V특성곡선을 가질 수 있다.
제6a도는 제2a도와 제3a도의 회로의 C-V특성곡선을 비교한 것이다.
제6b도는 제2a도와 제3a도에 도시된 신호지연회로들의 공급전압(VCC)의 변동에 따른 유효부하 캐패시턴스(Ceff)의 변화를 비교한 것이다. 유효부하 캐패시턴스(Ceff)의 변화폭이 종래에 비해 큰 것을 나타내고 있다.
제7a도는 두 개의 NMOS 캐패시터를 이용한 부하용량수단(CL)이다.
제7a도는 회로의 제4a도의 회로와 동일한 구조를 가지며 제7a도의 NMOS 캐패시터의 스레쉬홀드전압(VTNL1,VTNL2)이 제4a도의 NMOS 캐패시터의 스레쉬홀드전압(VTNL1,VTNL2)의 절대값보다 큰 값을 가진다.
제7a도의 C-V특성곡선은 제7b도에 나타낸 바와 같이 부하용량(C)은 신호지연회로의 제2 PMOS 캐패시터의 스레쉬홀드전압(VTPL2)에 도달할때까지 제1 용량값을 유지하다가 공급전압(VCC)-제2 PMOS 캐패시터의 스레쉬홀드전압(VTPL2)에서 제2 용량값으로 감소하고 신호지연회로의 출력전압 제1의 스레쉬홀드전압(VTPL1)에 도달할때까지 제2 용량값을 유지하다가 제1 NMOS 캐패시터의 스레쉬홀드전압(VTPL1)에서 제3 용량값을 유지한다.
예를 들면, 부하용량수단(CL)의 스레쉬홀드전압(VTNL1,VTNL2)이 각각 (3V, -3V)인 경우에 동작전압범위(4V∼6V)에서 유효부하 캐패시턴스(Ceff)를 계산해 보면 [표 3]과 같다.
[표 3]
Figure kpo00010
따라서, [표 3]에서 동작전압의 변동에 따라서 유효부하 캐패시턴스(Ceff)의 변동폭이 [표 2]의 경우보다 크기 때문에 동작전압변화에 따라 지연시간을 훨씬 더 완화시킬 수 있다.
제8a도는 1개의 NMOS 캐패시터와 1개의 PMOS 캐패시터를 이용한 부하용량수단(CL)이다. 제8a도의 회로는 제3a도의 회로와 동일한 구조를 가진다. 그리고 제8a도에 나타난 PMOS 캐패시터와 스레쉬홀드전압(│VTPL│)에 구동회로(DRV)의 PMOS 캐패시터(PM)의 스레쉬홀드전압(│VTP│)보다 크고 NMOS 캐패시터와 스레쉬홀드전압(VTNL)이 구동회로(DRV)의 NMOS 캐패시터(NM)의 스레쉬홀드전압(VTN)보다 크다.
제8a도의 C-A특성곡선은 제8b도에 나타낸 바와 같이 신호지연회로의 출력 전압이 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL1)에 도달할때까지 제1 용량값을 유지하다가 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL)에서 제2 용량값으로 감소하고 신호지연회로의 출력전압 NMOS 캐패시터의 스레쉬홀드전압(VTNL1)에 도달할때까지 제2 용량값을 유지하다가 NMOS 캐패시터의 스레쉬홀드전압(VTNL1)에서 계속 제3 용량값을 유지한다.
제9a도는 두 개의 PMOS 캐패시터를 사용한 부하용량수단(C)이다. 제9a도의 회로는 제5a도의 회로와 동일한 구성을 가지면 제9a도의 PMOS 캐패시터의 스레쉬홀드전압(VTPL1, VTPL2)의 절대값이 제5a도의 PMOS 캐패시터의 스레쉬홀드전압(VTPL1, VTPL2)의 절대값 보다 작은값을 가진다.
제9a도의 C-A특성곡선은 제9b도에 나타낸 바와 같이 부하용량(CL)은 신호지연회로의 출력전압이 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL2)에 도달할때까지 제1 용량값을 유지하다가 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL2)에서 제2 용량값으로 감소하고 신호지연회로의 출력전압이 제1 PMOS 캐패시터의 스레쉬홀드전압(│VTPL1│)에 도달할때까지 제2 용량값을 유지하다가 제1 PMOS 캐패시터의 스레쉬홀드전압(│VTPL1│)에서 제3 용량값으로 증가하여 계속 제3 용량값을 유지한다.
제10a도는 1개의 PMOS 캐패시터와 1개의 NMOS 캐패시터를 이용한 부하용량수단(C)이다.
게이트전극이 공급전압(VCC)에 연결되고 P+소오스전극(또는 P+드레인 전극)이 공통드레인노드(N)에 연결되고 스레쉬홀드전압(VTPL1)을 가지는 PMOS 캐패시터와, 게이트전극이 공통드레인노드(N)에 연결되고 N+소오스전극(또는 N+드레인 전극)이 접지전압(VSS)에 연결되고 스레쉬홀드전압(VTNL1)을 가지는 NMOS 캐패시터로 구성되어 있다.
제10a도에 나타낸 NMOS와 PMOS 캐패시터를 (PMOS, NMOS)의 스레쉬홀드전압의 절대값(│VTNL│,│VTPL│)이 제8a도에 나타낸 NMOS와 PMOS 캐패시터를 (PMOS, NMOS)의 스레쉬홀드전압의 절대값(│VTNL│,│VTPL│)보다 작다.
제10a도의 C-A특성곡선은 제10b도에 나타낸 바와 같이 부하용량(C)은 신호지연회로의 출력전압이 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL)에 도달할때까지 제1 용량값을 유지하다가 공급전압(VCC)+PMOS 캐패시터의 스레쉬홀드전압(VTPL)에서 제2 용량값으로 감소하고 신호지연회로의 출력전압이 NMOS 캐패시터의 스레쉬홀드전압(VTNL)에 도달할때까지 제2 용량값을 유지하다가 NMOS 캐패시터의 스레쉬홀드전압(VTPL)에서 제3 용량값으로 증가하여 계속 제3 용량값을 유지한다.
제8a도에서 제10a도까지의 회로의 C-A특성곡선은 제7a도의 회로와 같은 C-A특성곡선을 가질 수 있다.
제10a도와 제11b도는 제7a도의 회로에 있어서 부하용량수단의 스레쉬홀드전압(VTPL1, VTPL2)이 모드 5V이고, 공급전압(VCC)이 각각 4V, 6V인 경우에 C-A특성그래프선도이다. 여기에서, 제11b도의 전하량이 제10a도의 전하량보다 훨씬 큰 것을 알 수 있다. 따라서 낮은 동작 전압에서의 전하량을 작게 함으로써 낮은 동작전압에서의 지연시간을 최소화 할 수 있는 장점이 있다.
제12a도는 제7a도에서 제10a도까지의 부하용량수단에 따른 C-A특성곡선과 제2a도의 C-A특성곡선을 나타낸 것이다. 점으로 표시한 부분의 면적과 2A도 전하량을 빗금친 부분의 면적은 본 발명의 전하량을 표시한다.
제12b도는 공급전압(VCC)의 변동에 따른 유효부하 캐패시턴스(Ceff)의 변화를 나타낸 그래프 선도이다. 여기에서 유효부하 캐패시턴스(Ceff)의 변화폭이 종래에 비해 훨씬 클 뿐만 아니라 제3a도에서 제5a도의 본 발명의 실시예의 유효부하 캐패시턴스의 변화에 비해 훨씬 큰 것을 알 수 있다.
또한, 부하용량수단이 본 발명의 실시예에서와 같은 특성을 가지는 부하 캐패시터 구성방법에 제2a도와 같은 동작 전압의 범위에 따라 일정한 용량을 가지는 종래의 캐패시터도 병렬로 사용될 수 있으며 이와 같은 경우는 특히 제10a도와 같이 낮은 동작전압하에서 부하용량값이 매우 낮은 경우 일정수준의 부하용량값을 가지기 위해 NMOS 디플레션 캐패시터와 같은 전압변동에 무관한 일정용량 캐패시터가 함께 사용될 수 있다.
따라서, 본 발명에 의한 신호지연소자는, 첫째, 부하용량수단의 스래쉬홀드전압의 절대값을 구동회로수단의 스레쉬홀드전압의 절대값보다 높게 설정함에 의해 높은 동작 전압과 낮은 동작전압에서의 유효부하 캐패시턴스 차를 크게하여 높은 동작전압에서와 고속동작에 의한 경합문제(race problem)를 방지하여 반도체소자의 신뢰성을 향상시킬 수 있다.
둘째, 낮은 동작전압에서의 유효부하 캐패시턴스를 더욱 작게 할 수 있으므로 낮은 동작전압에서의 고속동작을 할 수 있다.
셋째, 트립점(trip point)을 중심으로 좌우 대칭으로 부하 캐패시턴스 특성이 가능하므로 상승지연 및 하강지연을 같은 레벨로 유지할 수 있다.
또한, 트립점(trip point)을 중심으로 좌우 비대칭으로 부하 캐패시턴스 특성을 조정하는 것도 가능하므로 상승지연 및 하강지연을 다르게 조정할 수 있다.

Claims (14)

  1. 노드와 공급전압사이에 결합된 풀업수단과 상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지는 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운 수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 N+소오스전극(또는 N+드레인 전극)이 접지전압에 연결되는 NMOS 캐패시터와, 게이트 전극이 상기 노드에 연결되고, P+소오스전극(또는 P+드레인 전극)이 공급전압에 연결되는 PMOS 캐패시터를 구비하고, 그 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 증가하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 감소하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  2. 제1항에 있어서, 상기 제1전압은 상기 NMOS 캐패시터의 스레쉬홀드전압이고 상기 제2전압은 상기 공급전압과 상기 PMOS 캐패시터의 스레쉬홀드전압의 합인 것을 특징으로 하는 신호지연회로.
  3. 노드와 공급 전압사이에 결합된 풀업수단과 상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 N+소오스전극(또는 N+드레인 전극)이 접지전압에 연결되는 제1 NMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고 N+소오스전극(또는 N+드레인 전극)이 이 상기 노드에 연결되는 제2 NMOS 캐패시터를 구비하고, 그 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 증가하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 감소하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  4. 제3항에 있어서, 상기 제1전압은 상기 공급전압과 상기 제2 NMOS 캐패시터의 스레쉬홀드전압사이의 차이고 상기 제2전압은 상기 제1 NMOS 캐패시터의 스레쉬홀드전압인 것을 특징으로 하는 신호지연회로.
  5. 노드와 공급 전압사이에 결합된 풀업수단과 상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 N+소오스전극(또는 N+드레인 전극)이 접지전압에 연결되는 제1 NMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고 N+소오스전극(또는 N+드레인 전극)이 이 상기 노드에 연결되는 제2 NMOS 캐패시터를 구비하고, 그 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 증가하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 감소하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  6. 제5항에 있어서, 상기 제1전압은 상기 제1 NMOS 캐패시터의 스레쉬홀드전압이고 상기 제2전압은 상기 제2 NMOS 캐패시터의 스레쉬홀드전압인 것을 특징으로 하는 신호지연회로.
  7. 노드와 공급 전압사이에 결합된 풀업수단과상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 P+소오스전극(또는 P+드레인 전극)이 상기 공급전압에 연결되는 제1 PMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고 P+소오스전극(또는 P+드레인 전극)이 이 상기 노드에 연결되는 제2 PMOS 캐패시터를 구비하고, 그 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 증가하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 감소하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  8. 제7항에 있어서, 상기 제1전압은 상기 제2 PMOS 캐패시터의 스레쉬홀드전압이고 상기 제2전압은 상기 제1 PMOS 캐패시터의 스레쉬홀드전압의 합인 것을 특징으로 하는 신호지연회로.
  9. 노드와 공급 전압사이에 결합된 풀업수단과상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 N+소오스전극이 상기 공급전압에 연결되는 NMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고 P+소오스전극(P+드레인 전극)이 이 상기 공급전압에 연결되는 PMOS 캐패시터를 구비하고, 상기 부하 용량 수단의 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 감소하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 증가하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  10. 제9항에 있어서, 상기 제1전압은 상기 공급전압과 상기 PMOS 캐패시터의 스레쉬홀드전압의 합이고 상기 제2전압은 상기 NMOS 캐패시터의 스레쉬홀드전압인 것을 특징으로 하는 신호지연회로.
  11. 노드와 공급 전압사이에 결합된 풀업수단과상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 노드에 연결되고 P+소오스전극(또는 P+드레인 전극)이 상기 공급전압에 연결되는 제1 PMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고, P+소오스전극(또는 P+드레인 전극)이 이 상기 노드에 연결되는 제2 PMOS 캐패시터를 구비하고, 상기 부하용량 수단의 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 감소하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 증가하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  12. 제11항에 있어서, 상기 제1전압은 상기 공급전압과 상기 제1 PMOS 캐패시터의 스레쉬홀드전압의 합이고 상기 제2전압은 상기 제2 PMOS 캐패시터의 스레쉬홀드전압의 절대값인 것을 특징으로 하는 신호지연회로.
  13. 노드와 공급 전압사이에 결합된 풀업수단과상기 노드와 접지전압사이에 결합된 풀다운 수단, 각각 소정의 스레쉬홀드전압들을 가지고 풀업수단과 풀다운수단을 포함하고 입력신호에 대응해서 상기 노드에 출력신호를 발생하기 위한 구동회로수단; 상기 출력신호를 수신하기 위한 상기 노드에 결합되고 상기 풀업과 풀다운수단의 대응하는 소정의 스레쉬홀드전압의 절대값보다 큰 적어도 하나의 스레쉬홀드전압의 절대값을 가지는 부하용량 수단을 구비한 신호지연회로에 있어서, 상기 부하용량 수단이 게이트 전극이 상기 공급전압에 연결되고 P+소오스전극(또는 P+드레인 전극)이 상기 노드에 연결되는 PMOS 캐패시터와 게이트 전극이 상기 공급전압에 연결되고 N+소오스전극(또는 N+드레인 전극)이 이 상기 접지전압에 연결되는 NMOS 캐패시터를 구비하고, 상기 부하용량 수단의 용량 특성이 제1전압에 도달할때까지 제1 용량값을 유지하다가 제2 용량값으로 감소하고 제2전압에 도달할때까지 제2 용량값을 유지하다가 제3 용량값으로 증가하여 계속 제3 용량값을 유지하는 것을 특징으로 하는 신호지연회로.
  14. 제13항에 있어서, 상기 제1전압은 상기 공급전압과 상기 PMOS 캐패시터의 스레쉬홀드전압의 합이고 상기 제2전압은 상기 NMOS 캐패시터의 스레쉬홀드전압인 것을 특징으로 하는 신호지연회로.
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