JPH04326812A - 信号遅延回路 - Google Patents
信号遅延回路Info
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- JPH04326812A JPH04326812A JP3164521A JP16452191A JPH04326812A JP H04326812 A JPH04326812 A JP H04326812A JP 3164521 A JP3164521 A JP 3164521A JP 16452191 A JP16452191 A JP 16452191A JP H04326812 A JPH04326812 A JP H04326812A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/0028—Layout of the delay element using varicaps, e.g. gate capacity of a FET with specially defined threshold, as delaying capacitors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は信号遅延回路に係り、特
にＣＭＯＳ半導体集積回路チップの信号遅延回路に関す
る。
にＣＭＯＳ半導体集積回路チップの信号遅延回路に関す
る。
【０００２】
【従来の技術】一般に、半導体チップは外部から供給電
圧Ｖｃｃを受けてチップに集積された回路システムを動
作させる。通常、ＣＭＯＳ半導体チップにおいては、供
給電圧Ｖｃｃとしてあって５Ｖ単一電圧を使用している
。
圧Ｖｃｃを受けてチップに集積された回路システムを動
作させる。通常、ＣＭＯＳ半導体チップにおいては、供
給電圧Ｖｃｃとしてあって５Ｖ単一電圧を使用している
。
【０００３】
【発明が解決しようとする課題】しかし、ＣＭＯＳ半導
体チップはＶｃｃ±１０％の供給電圧範囲が定格に与え
られるが、実質的には４Ｖ〜６Ｖの動作電圧範囲を有す
る。
体チップはＶｃｃ±１０％の供給電圧範囲が定格に与え
られるが、実質的には４Ｖ〜６Ｖの動作電圧範囲を有す
る。
【０００４】また、大体のＣＭＯＳ半導体チップの回路
システムは、特別の回路目的を達成するために信号遅延
回路を有している。ＣＭＯＳ回路システムでは、ゲート
の信号伝達遅延時間を用いて所定遅延時間を有する信号
遅延回路を構成している。
システムは、特別の回路目的を達成するために信号遅延
回路を有している。ＣＭＯＳ回路システムでは、ゲート
の信号伝達遅延時間を用いて所定遅延時間を有する信号
遅延回路を構成している。
【０００５】例えば、ＣＭＯＳインバータを用いたＣＭ
ＯＳ信号遅延回路が図１１のＡに示されている。図１１
のＡの回路においては、入力信号ＶＩＮに応じて容量性
負荷ＣＬ を駆動するための第１ＣＭＯＳインバータＤ
ＲＶと、容量性負荷ＣＬ の端子電圧信号ＶＯ をバッ
ファリングして出力するためのバッファ増幅器として第
２ＣＭＯＳインバータＢＴＴを具備する。容量性負荷Ｃ
Ｌ の端子電圧信号ＶＯ は、入力信号ＶＩＮに応じて
図１１のＢに図示したような遅延特性を有する。即ち、
第１ＣＭＯＳインバータＤＲＶのプルダウンＮＭＯＳト
ランジスタＮＭを通じて容量性負荷ＣＬ は接地電圧（
Ｖｓｓまたは０Ｖ）で放電され、プルアップＰＭＯＳト
ランジスタＰＭを通じて供給電圧Ｖｃｃに充電される。 そこで、遅延時間Ｔｄは電圧下降時間Ｔｆおよび電圧上
昇時間Ｔｒにより次の式に決定される。
ＯＳ信号遅延回路が図１１のＡに示されている。図１１
のＡの回路においては、入力信号ＶＩＮに応じて容量性
負荷ＣＬ を駆動するための第１ＣＭＯＳインバータＤ
ＲＶと、容量性負荷ＣＬ の端子電圧信号ＶＯ をバッ
ファリングして出力するためのバッファ増幅器として第
２ＣＭＯＳインバータＢＴＴを具備する。容量性負荷Ｃ
Ｌ の端子電圧信号ＶＯ は、入力信号ＶＩＮに応じて
図１１のＢに図示したような遅延特性を有する。即ち、
第１ＣＭＯＳインバータＤＲＶのプルダウンＮＭＯＳト
ランジスタＮＭを通じて容量性負荷ＣＬ は接地電圧（
Ｖｓｓまたは０Ｖ）で放電され、プルアップＰＭＯＳト
ランジスタＰＭを通じて供給電圧Ｖｃｃに充電される。 そこで、遅延時間Ｔｄは電圧下降時間Ｔｆおよび電圧上
昇時間Ｔｒにより次の式に決定される。
【０００６】Ｔｄ＝１／４（Ｔｆ＋Ｔｒ）……（１）こ
こで、式（１）はＭＯＳトランジスタＮＭ、ＰＭのスレ
ショルド電圧ＶＴＮ、ＶＴＰがおよそ０・２Ｖｃｃであ
り、ＭＯＳトランジスタＮＭ、ＰＮの電流駆動能力βＮ
、βＰが同一であると仮定下で次の式に表せる。
こで、式（１）はＭＯＳトランジスタＮＭ、ＰＭのスレ
ショルド電圧ＶＴＮ、ＶＴＰがおよそ０・２Ｖｃｃであ
り、ＭＯＳトランジスタＮＭ、ＰＮの電流駆動能力βＮ
、βＰが同一であると仮定下で次の式に表せる。
【０００７】Ｔｄ＝２ＣＬ ／βＶｃｃ……（２）上記
（２）の式によれば、遅延時間Ｔｄは容量性負荷ＣＬ
のキャパシタンスの大きさに比例し、供給電圧Ｖｃｃに
反比例することがわかる。
（２）の式によれば、遅延時間Ｔｄは容量性負荷ＣＬ
のキャパシタンスの大きさに比例し、供給電圧Ｖｃｃに
反比例することがわかる。
【０００８】そこで、容量性負荷ＣＬ のキャパシタン
スが一定した大きさに設定されていれば、図１１のＣに
示したように、遅延時間Ｔｄは供給電圧Ｖｃｃの変動に
応じて異なることになる。
スが一定した大きさに設定されていれば、図１１のＣに
示したように、遅延時間Ｔｄは供給電圧Ｖｃｃの変動に
応じて異なることになる。
【０００９】従って、有効負荷キャパシタンスＣｅｆｆ
は、供給電圧Ｖｃｃ変動に応じて変動幅が非常に小さい
ので、遅延回路の遅延特性が動作電圧レベルに応じて大
きく変わる短所を有する。また、動作電圧レベルに応ず
る遅延特性の変化は、特に高い動作電圧での高速動作に
よる競合問題（ｒａｃｅ ｐｒｏｂｌｅｍ）を誘発し
て誤動作の原因になり、これを防止するために高い動作
電圧での遅延時間を大きくすれば、低い動作電圧での高
速動作に大きい阻害要因になる。これは駆動回路手段Ｄ
ＲＶのトランジスタのスレショルド電圧ＶＴＮＬ 、Ｖ
ＴＰＬ と負荷容量手段ＣＬ のスレショルド電圧ＶＴ
Ｎ、ＶＴＰとが同一に設定されているからである。
は、供給電圧Ｖｃｃ変動に応じて変動幅が非常に小さい
ので、遅延回路の遅延特性が動作電圧レベルに応じて大
きく変わる短所を有する。また、動作電圧レベルに応ず
る遅延特性の変化は、特に高い動作電圧での高速動作に
よる競合問題（ｒａｃｅ ｐｒｏｂｌｅｍ）を誘発し
て誤動作の原因になり、これを防止するために高い動作
電圧での遅延時間を大きくすれば、低い動作電圧での高
速動作に大きい阻害要因になる。これは駆動回路手段Ｄ
ＲＶのトランジスタのスレショルド電圧ＶＴＮＬ 、Ｖ
ＴＰＬ と負荷容量手段ＣＬ のスレショルド電圧ＶＴ
Ｎ、ＶＴＰとが同一に設定されているからである。
【００１０】通常は、ＭＯＳまたはＰＭＯＳキャパシタ
のスレショルド電圧はゲート電極で使用されるポリシリ
コン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の沈積（ｄｅｐｏ
ｓｉｔｉｏｎ）前に、キャパシタのチャネル（ｃｈａｎ
ｎｅｌ）領域に硼素Ｂまたは燐Ｐおよびひ素Ａｓなどの
３−５族元素の注入（ｉｍｐｌａｎｔａｔｉｏｎ）によ
り容易に調整できる。
のスレショルド電圧はゲート電極で使用されるポリシリ
コン（ｐｏｌｙ ｓｉｌｉｃｏｎ）の沈積（ｄｅｐｏ
ｓｉｔｉｏｎ）前に、キャパシタのチャネル（ｃｈａｎ
ｎｅｌ）領域に硼素Ｂまたは燐Ｐおよびひ素Ａｓなどの
３−５族元素の注入（ｉｍｐｌａｎｔａｔｉｏｎ）によ
り容易に調整できる。
【００１１】本発明の目的は、負荷容量手段のキャパシ
タのスレショルドの絶対値を駆動回路トランジスタＰＭ
ＯＳ、ＮＭＯＳのキャパシタのスレショルド電圧の絶対
値より大きく設定することにより、供給電圧の変動にか
かわらず遅延特性変化を最小化し得る信号遅延回路を提
供することである。
タのスレショルドの絶対値を駆動回路トランジスタＰＭ
ＯＳ、ＮＭＯＳのキャパシタのスレショルド電圧の絶対
値より大きく設定することにより、供給電圧の変動にか
かわらず遅延特性変化を最小化し得る信号遅延回路を提
供することである。
【００１２】本発明の他の目的は、低い動作電圧での動
作速度を向上させ得る信号遅延回路を提供することであ
る。
作速度を向上させ得る信号遅延回路を提供することであ
る。
【００１３】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の信号遅延回路は供給電圧と接地電圧間
に連結され、少なくとも一つ以上の入力信号を受け入れ
て所定のスレショルド電圧をそれぞれ有するプルアップ
手段とプルダウン手段、および前記プルアップ手段と前
記プルダウン手段の共通ドレインノードを有する駆動回
路手段と、前記共通ドレインノードに前記駆動回路手段
のプルアップ手段とプルダウン手段のスレショルド値の
絶対値より大きいスレショルド値を有する負荷容量手段
を具備して信号遅延回路の容量特性がその出力が第１電
圧に到達する時まで第１容量値を保持していてから第１
電圧で第２容量値に増加し第２電圧に到達する時まで第
２容量値を保持していてから第２電圧で第３容量値に減
少して続けて第３容量値を保持することと、前記負荷容
量手段の容量特性がその出力電圧が第１電圧に到達する
時まで第１容量値を保持していてから第１電圧で第２容
量値に減少し、第２電圧に到達する時まで第２容量値を
保持していてから第２電圧で第３容量値に増加して続け
て第３容量値を保持することを特徴とする。
ために、本発明の信号遅延回路は供給電圧と接地電圧間
に連結され、少なくとも一つ以上の入力信号を受け入れ
て所定のスレショルド電圧をそれぞれ有するプルアップ
手段とプルダウン手段、および前記プルアップ手段と前
記プルダウン手段の共通ドレインノードを有する駆動回
路手段と、前記共通ドレインノードに前記駆動回路手段
のプルアップ手段とプルダウン手段のスレショルド値の
絶対値より大きいスレショルド値を有する負荷容量手段
を具備して信号遅延回路の容量特性がその出力が第１電
圧に到達する時まで第１容量値を保持していてから第１
電圧で第２容量値に増加し第２電圧に到達する時まで第
２容量値を保持していてから第２電圧で第３容量値に減
少して続けて第３容量値を保持することと、前記負荷容
量手段の容量特性がその出力電圧が第１電圧に到達する
時まで第１容量値を保持していてから第１電圧で第２容
量値に減少し、第２電圧に到達する時まで第２容量値を
保持していてから第２電圧で第３容量値に増加して続け
て第３容量値を保持することを特徴とする。
【００１４】
【作用】本発明による信号遅延回路は、負荷容量手段の
スレショルド電圧の絶対値を駆動回路手段のスレショル
ド手段の絶対値より高く設定する。
スレショルド電圧の絶対値を駆動回路手段のスレショル
ド手段の絶対値より高く設定する。
【００１５】
【実施例】以下、添付した図面を参照して本発明の好適
な実施例を説明する前に従来のＣＭＯＳ信号遅延回路を
説明すると次の通りである。
な実施例を説明する前に従来のＣＭＯＳ信号遅延回路を
説明すると次の通りである。
【００１６】図１２のＡは従来のＮＭＯＳおよびＰＭＯ
Ｓキャパシタを有するＣＭＯＳ信号遅延回路図であって
、その構成を説明すると次の通りである。
Ｓキャパシタを有するＣＭＯＳ信号遅延回路図であって
、その構成を説明すると次の通りである。
【００１７】図１２のＡは駆動回路手段ＤＲＶとキャパ
シタ負荷手段ＣＬ より構成されている信号遅延回路で
ある。この駆動回路手段ＤＲＶは、スレショルド電圧Ｖ
ＴＰを有するプルアップＰＭＯＳトランジスタＰＭと、
スレショルド電圧ＶＴＮを有するプルダウンＮＭＯＳト
ランジスタＮＭを供給電圧Ｖｃｃと接地電圧（Ｖｓｓま
たはＧＮＤ）間に連結し、これらのゲート電極に入力信
号ＶＩＮが印加され、この入力信号ＶＩＮに応じて、こ
れらの共通ドレインノードＮに出力信号ＶＯ を駆動す
るＣＭＯＳインバータより構成されている。キャパシタ
負荷手段ＣＬ は、上記共通ドレインノードＮにゲート
電極が連結されＮ＋ ソース電極（またはＮ＋ ドレイ
ン電極）が接地電圧Ｖｓｓに連結され、スレショルド電
圧ＶＴＮＬ を有するＮＭＯＳキャパシタと、上記共通
ドレインノードＮにゲート電極が連結されＰ＋ ソース
電極（またはＰ＋ ドレイン電極）が供給電圧Ｖｃｃに
連結され、スレショルド電圧ＶＴＰＬ を有するＰＭＯ
Ｓキャパシタより構成されている。
シタ負荷手段ＣＬ より構成されている信号遅延回路で
ある。この駆動回路手段ＤＲＶは、スレショルド電圧Ｖ
ＴＰを有するプルアップＰＭＯＳトランジスタＰＭと、
スレショルド電圧ＶＴＮを有するプルダウンＮＭＯＳト
ランジスタＮＭを供給電圧Ｖｃｃと接地電圧（Ｖｓｓま
たはＧＮＤ）間に連結し、これらのゲート電極に入力信
号ＶＩＮが印加され、この入力信号ＶＩＮに応じて、こ
れらの共通ドレインノードＮに出力信号ＶＯ を駆動す
るＣＭＯＳインバータより構成されている。キャパシタ
負荷手段ＣＬ は、上記共通ドレインノードＮにゲート
電極が連結されＮ＋ ソース電極（またはＮ＋ ドレイ
ン電極）が接地電圧Ｖｓｓに連結され、スレショルド電
圧ＶＴＮＬ を有するＮＭＯＳキャパシタと、上記共通
ドレインノードＮにゲート電極が連結されＰ＋ ソース
電極（またはＰ＋ ドレイン電極）が供給電圧Ｖｃｃに
連結され、スレショルド電圧ＶＴＰＬ を有するＰＭＯ
Ｓキャパシタより構成されている。
【００１８】ＮＭＯＳキャパシタのスレショルド電圧Ｖ
ＴＮＬ とＰＭＯＳキャパシタのスレショルド電圧ＶＴ
ＰＬ とは、それぞれプルダウンＮＭＯＳトランジスタ
ＮＭのスレショルド電圧ＶＴＮとプルアップＰＭＯＳト
ランジスタＰＭのスレショルド電圧ＶＴＰと等しい値を
有する（即ち、ＶＴＮＬ ＝ＶＴＮ、ＶＴＰＬ ＝ＶＴ
Ｐ）。
ＴＮＬ とＰＭＯＳキャパシタのスレショルド電圧ＶＴ
ＰＬ とは、それぞれプルダウンＮＭＯＳトランジスタ
ＮＭのスレショルド電圧ＶＴＮとプルアップＰＭＯＳト
ランジスタＰＭのスレショルド電圧ＶＴＰと等しい値を
有する（即ち、ＶＴＮＬ ＝ＶＴＮ、ＶＴＰＬ ＝ＶＴ
Ｐ）。
【００１９】図１２のＡの信号遅延回路のＣ−Ｖ特性曲
線は図１２のＢに示されている。容量性負荷ＣＬ は信
号遅延回路の出力電圧がＮＭＯＳトランジスタのスレシ
ョルド電圧ＶＴＮ（またはＮＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＮＬ ）に到達する時まで第１容量値を
保持していてから、ＮＭＯＳトランジスタのスレショル
ド電圧ＶＴＮ（またはＮＭＯＳキャパシタのスレショル
ド電圧ＶＴＮＬ ）で第２容量値に増加し、信号遅延回
路の出力電圧が供給電圧Ｖｃｃ−ＰＭＯＳトランジスタ
のスレショルド電圧（またはＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ ）に到達する時まで第２容量値
を保持していてから、供給電圧Ｖｃｃ−ＰＭＯＳトラン
ジスタのスレショルド電圧（またはＰＭＯＳキャパシタ
のスレショルド電圧ＶＴＰＬ ）で第１容量値に減少す
る。
線は図１２のＢに示されている。容量性負荷ＣＬ は信
号遅延回路の出力電圧がＮＭＯＳトランジスタのスレシ
ョルド電圧ＶＴＮ（またはＮＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＮＬ ）に到達する時まで第１容量値を
保持していてから、ＮＭＯＳトランジスタのスレショル
ド電圧ＶＴＮ（またはＮＭＯＳキャパシタのスレショル
ド電圧ＶＴＮＬ ）で第２容量値に増加し、信号遅延回
路の出力電圧が供給電圧Ｖｃｃ−ＰＭＯＳトランジスタ
のスレショルド電圧（またはＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ ）に到達する時まで第２容量値
を保持していてから、供給電圧Ｖｃｃ−ＰＭＯＳトラン
ジスタのスレショルド電圧（またはＰＭＯＳキャパシタ
のスレショルド電圧ＶＴＰＬ ）で第１容量値に減少す
る。
【００２０】ここで、実際的に有効負荷キャパシタンス
Ｃｅｆｆを計算すれば次の通りである。
Ｃｅｆｆを計算すれば次の通りである。
【００２１】出力電圧ＶＯ が０Ｖ〜Ｖｃｃ間を完全に
スイングする場合、駆動トランジスタで出力電圧変化に
使用される総電荷量ＱＴは、
スイングする場合、駆動トランジスタで出力電圧変化に
使用される総電荷量ＱＴは、
【００２２】
【００２３】の積分式により表現され、これは図１２の
Ｂの斜線を引いた面積に比例する。
Ｂの斜線を引いた面積に比例する。
【００２４】そこで有効負荷キャパシタンスＣｅｆｆは
次の式により決定される。
次の式により決定される。
【００２５】
【００２６】即ち、有効負荷キャパシタンスＣｅｆｆは
出力電圧ＶＯ の積分関数の総電荷量ＱＴに比例する。
出力電圧ＶＯ の積分関数の総電荷量ＱＴに比例する。
【００２７】駆動回路手段のトランジスタのスレショル
ド電圧ＶＴＮ、ＶＴＰがそれぞれ０．７Ｖ、−０．７Ｖ
とすれば、動作電圧範囲４Ｖ〜６Ｖでの有効負荷キャパ
シタンスＣｅｆｆはＣＡ ＝Ｃｍａｘ／２の場合に式（
３）（４）から表１のようになる。
ド電圧ＶＴＮ、ＶＴＰがそれぞれ０．７Ｖ、−０．７Ｖ
とすれば、動作電圧範囲４Ｖ〜６Ｖでの有効負荷キャパ
シタンスＣｅｆｆはＣＡ ＝Ｃｍａｘ／２の場合に式（
３）（４）から表１のようになる。
【００２８】
【００２９】図１のＡは本発明のＮＭＯＳおよびＰＭＯ
Ｓキャパシタを有するＣＭＯＳ信号遅延回路の負荷容量
手段の回路図を示したものである。図１のＡにおいて、
負荷容量手段ＣＬ は駆動回路手段ＤＲＶの共通ドレイ
ンノードＮにゲート電極が連結され、Ｐ＋ ソース電極
（またはＰ＋ ドレイン電極）が供給電圧Ｖｃｃに連結
されるスレショルド電圧｜ＶＴＰ｜（＞｜ＶＴＰＬ ｜
）を有するＰＭＯＳキャパシタとゲート電極は共通ドレ
インノードＮに連結され、Ｎ＋ ソース電極（またはＮ
＋ ドレイン電極）は接地電圧Ｖｓｓに連結されるスレ
ショルド電圧ＶＴＮ（＜ＶＴＮＬ ）を有するＮＭＯＳ
キャパシタより構成されている。
Ｓキャパシタを有するＣＭＯＳ信号遅延回路の負荷容量
手段の回路図を示したものである。図１のＡにおいて、
負荷容量手段ＣＬ は駆動回路手段ＤＲＶの共通ドレイ
ンノードＮにゲート電極が連結され、Ｐ＋ ソース電極
（またはＰ＋ ドレイン電極）が供給電圧Ｖｃｃに連結
されるスレショルド電圧｜ＶＴＰ｜（＞｜ＶＴＰＬ ｜
）を有するＰＭＯＳキャパシタとゲート電極は共通ドレ
インノードＮに連結され、Ｎ＋ ソース電極（またはＮ
＋ ドレイン電極）は接地電圧Ｖｓｓに連結されるスレ
ショルド電圧ＶＴＮ（＜ＶＴＮＬ ）を有するＮＭＯＳ
キャパシタより構成されている。
【００３０】図１のＡの信号遅延回路のＣ−Ｖ特性曲線
は図１のＢに示されている。負荷容量ＣＬ は信号遅延
回路の出力電圧が、ＮＭＯＳキャパシタのスレショルド
電圧ＶＴＮＬ に到達する時まで第１容量値を保持して
いてから、ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ で第２容量値に増加し、信号遅延回路の出力電圧
が供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショルド
電圧ＶＴＰＬ に到達する時まで第２容量値を保持して
いてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ で第３容量値に減少して続けて
第３容量値を保持する。
は図１のＢに示されている。負荷容量ＣＬ は信号遅延
回路の出力電圧が、ＮＭＯＳキャパシタのスレショルド
電圧ＶＴＮＬ に到達する時まで第１容量値を保持して
いてから、ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ で第２容量値に増加し、信号遅延回路の出力電圧
が供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショルド
電圧ＶＴＰＬ に到達する時まで第２容量値を保持して
いてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ で第３容量値に減少して続けて
第３容量値を保持する。
【００３１】例えば、負荷容量手段ＣＬ のスレショル
ド電圧ＶＴＮＬ 、ＶＴＰＬ がそれぞれ２Ｖ、−２Ｖ
の場合、動作電圧範囲４Ｖ〜６Ｖで有効負荷キャパシタ
ンスＣｅｆｆをＣｅｆｆをＣＡ ＝Ｃｍａｘ／２の場合
で計算してみれば表２の通りである。
ド電圧ＶＴＮＬ 、ＶＴＰＬ がそれぞれ２Ｖ、−２Ｖ
の場合、動作電圧範囲４Ｖ〜６Ｖで有効負荷キャパシタ
ンスＣｅｆｆをＣｅｆｆをＣＡ ＝Ｃｍａｘ／２の場合
で計算してみれば表２の通りである。
【００３２】
【００３３】従って、動作電圧変動に応じて有効負荷キ
ャパシタンスＣｅｆｆの変化が大きくて、表１の場合よ
り動作電圧変化に応じて遅延時間を大きく緩和させ得る
。
ャパシタンスＣｅｆｆの変化が大きくて、表１の場合よ
り動作電圧変化に応じて遅延時間を大きく緩和させ得る
。
【００３４】図２のＡは２つのＮＭＯＳキャパシタを用
いた負荷容量手段ＣＬ を図示している。
いた負荷容量手段ＣＬ を図示している。
【００３５】ゲート電極は共通ドレインノードに連結さ
れ、Ｎ＋ ソース電極（またはＮ＋ ドレイン電極）は
接地電圧Ｖｓｓに連結されるスレショルド電圧ＶＴＮＬ
１（＞ＶＴＮ）を有する第１ＮＭＯＳキャパシタと、ゲ
ート電極は供給電圧Ｖｃｃに連結され、Ｎ＋ ソース電
極（またはＮ＋ ドレイン電極）は共通ドレインノード
Ｎに連結されるスレショルド電圧ＶＴＮＬ２（＞ＶＴＮ
）を有する第２ＮＭＯＳキャパシタより構成されている
。
れ、Ｎ＋ ソース電極（またはＮ＋ ドレイン電極）は
接地電圧Ｖｓｓに連結されるスレショルド電圧ＶＴＮＬ
１（＞ＶＴＮ）を有する第１ＮＭＯＳキャパシタと、ゲ
ート電極は供給電圧Ｖｃｃに連結され、Ｎ＋ ソース電
極（またはＮ＋ ドレイン電極）は共通ドレインノード
Ｎに連結されるスレショルド電圧ＶＴＮＬ２（＞ＶＴＮ
）を有する第２ＮＭＯＳキャパシタより構成されている
。
【００３６】図２のＡの回路のＣ−Ｖ特性曲線は、図２
のＢに示したように、負荷容量ＣＬ は信号遅延回路の
出力電圧が第１ＮＭＯＳキャパシタのスレショルド電圧
ＶＴＮＬ１に到達する時まで第１容量値を保持していて
から、第１ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ１から第２容量値に増加し、信号遅延回路の出力電
圧が供給電圧−第２ＮＭＯＳキャパシタのスレショルド
電圧ＶＴＮＬ２に到達する時まで第２容量値を保持して
いてから、供給電圧Ｖｃｃ−第２ＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ２から、第３容量値に減少し
て続けて第３容量値を保持する。
のＢに示したように、負荷容量ＣＬ は信号遅延回路の
出力電圧が第１ＮＭＯＳキャパシタのスレショルド電圧
ＶＴＮＬ１に到達する時まで第１容量値を保持していて
から、第１ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ１から第２容量値に増加し、信号遅延回路の出力電
圧が供給電圧−第２ＮＭＯＳキャパシタのスレショルド
電圧ＶＴＮＬ２に到達する時まで第２容量値を保持して
いてから、供給電圧Ｖｃｃ−第２ＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ２から、第３容量値に減少し
て続けて第３容量値を保持する。
【００３７】図２のＡにおいて、スレショルド電圧ＶＴ
ＮＬ１、ＶＴＮＬ２、がＶＴＮＬ１＝ＶＴＮＬ２の場合
、総容量特性がＶｃｃ／２を中心として対称である特性
を示すことになる。また、ＶＴＮＬ１＞ＶＴＮ、ＶＴＮ
Ｌ２＝ＶＴＮの場合、図１２のＢに示した従来の回路の
容量値に比べて、駆動回路手段ＰＲＶのスレショルド電
圧ＶＴＮとＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ との間で、低い負荷キャパシタンス値を有する。 従って、出力電圧ＶＯが接地電圧Ｖｓｓから供給電圧Ｖ
ｃｃに変化する上昇遅延を短く保持し、供給電圧Ｖｃｃ
から接地電圧Ｖｓｓに変化する下降遅延は長く保持する
こともできる。即ち、容量性負荷スレショルド電圧ＶＴ
ＮＬ１およびＶＴＮＬ２の調整により、上昇遅延と下降
遅延の遅延時間を調整し得る。
ＮＬ１、ＶＴＮＬ２、がＶＴＮＬ１＝ＶＴＮＬ２の場合
、総容量特性がＶｃｃ／２を中心として対称である特性
を示すことになる。また、ＶＴＮＬ１＞ＶＴＮ、ＶＴＮ
Ｌ２＝ＶＴＮの場合、図１２のＢに示した従来の回路の
容量値に比べて、駆動回路手段ＰＲＶのスレショルド電
圧ＶＴＮとＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ との間で、低い負荷キャパシタンス値を有する。 従って、出力電圧ＶＯが接地電圧Ｖｓｓから供給電圧Ｖ
ｃｃに変化する上昇遅延を短く保持し、供給電圧Ｖｃｃ
から接地電圧Ｖｓｓに変化する下降遅延は長く保持する
こともできる。即ち、容量性負荷スレショルド電圧ＶＴ
ＮＬ１およびＶＴＮＬ２の調整により、上昇遅延と下降
遅延の遅延時間を調整し得る。
【００３８】図３のＡは２つのＰＭＯＳキャパシタを用
いた負荷容量手段ＣＬ である。
いた負荷容量手段ＣＬ である。
【００３９】ゲート電極はトランジスタＰＭ、ＮＭの共
通ドレインノードＮに連結されており、Ｐ＋ ソース電
極（またはＰ＋ ドレイン電極）は供給電圧Ｖｃｃに連
結されるスレショルド電圧｜ＶＴＰＬ１｜（＞ＶＴＰ）
を有する第１ＰＭＯＳキャパシタと、ゲート電極は接地
電圧Ｖｓｓに連結されており、Ｐ＋ ソース電極（また
はＰ＋ ドレイン電極）はトランジスタＰＭ、ＮＭの共
通ドレインノードＮに連結されるスレショルド電圧｜Ｖ
ＴＰＬ２｜（＞｜ＶＴＰ｜）を有する第２キャパシタよ
り構成されている。
通ドレインノードＮに連結されており、Ｐ＋ ソース電
極（またはＰ＋ ドレイン電極）は供給電圧Ｖｃｃに連
結されるスレショルド電圧｜ＶＴＰＬ１｜（＞ＶＴＰ）
を有する第１ＰＭＯＳキャパシタと、ゲート電極は接地
電圧Ｖｓｓに連結されており、Ｐ＋ ソース電極（また
はＰ＋ ドレイン電極）はトランジスタＰＭ、ＮＭの共
通ドレインノードＮに連結されるスレショルド電圧｜Ｖ
ＴＰＬ２｜（＞｜ＶＴＰ｜）を有する第２キャパシタよ
り構成されている。
【００４０】図３のＡのＣ−Ｖ特性曲線は、図３のＢに
示したように、負荷容量ＣＬ は信号遅延回路の出力電
圧が第２ＰＭＯＳキャパシタのスレショルド電圧｜ＶＴ
ＰＬ２｜に到達する時まで第１容量値を保持していてか
ら、第２ＰＭＯＳキャパシタのスレショルド電圧｜ＶＴ
ＰＬ２｜から第２容量値に増加し、信号遅延回路の出力
電圧が供給電圧Ｖｃｃ−第１ＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ１に到達する時まで第２容量値を
保持していてから、供給電圧Ｖｃｃ−第１ＰＭＯＳキャ
パシタのスレショルド電圧ＶＴＰＬ１から第３容量値に
減少して続けて第３容量値を保持する。
示したように、負荷容量ＣＬ は信号遅延回路の出力電
圧が第２ＰＭＯＳキャパシタのスレショルド電圧｜ＶＴ
ＰＬ２｜に到達する時まで第１容量値を保持していてか
ら、第２ＰＭＯＳキャパシタのスレショルド電圧｜ＶＴ
ＰＬ２｜から第２容量値に増加し、信号遅延回路の出力
電圧が供給電圧Ｖｃｃ−第１ＰＭＯＳキャパシタのスレ
ショルド電圧ＶＴＰＬ１に到達する時まで第２容量値を
保持していてから、供給電圧Ｖｃｃ−第１ＰＭＯＳキャ
パシタのスレショルド電圧ＶＴＰＬ１から第３容量値に
減少して続けて第３容量値を保持する。
【００４１】図２のＡと図３のＡの回路は、図１のＡに
示した回路のＣ−Ｖ特性曲線を有することもできる。
示した回路のＣ−Ｖ特性曲線を有することもできる。
【００４２】図４のＡは図１２のＡと図１のＡの回路の
Ｃ−Ｖ特性曲線を比較したものである。
Ｃ−Ｖ特性曲線を比較したものである。
【００４３】図４のＢは図１２のＡと図１のＡに示した
信号遅延回路の供給電圧Ｖｃｃの変動による有効負荷キ
ャパシタンスＣｅｆｆの変化を比較したものである。有
効負荷キャパシタンスＣｅｆｆの変化幅が従来に比べて
大きいことを示している。
信号遅延回路の供給電圧Ｖｃｃの変動による有効負荷キ
ャパシタンスＣｅｆｆの変化を比較したものである。有
効負荷キャパシタンスＣｅｆｆの変化幅が従来に比べて
大きいことを示している。
【００４４】図５のＡは２つのＮＭＯＳキャパシタを用
いた負荷容量手段ＣＬ である。
いた負荷容量手段ＣＬ である。
【００４５】図５のＡの回路は図２のＡの回路と同一の
構造を有し、図５のＡのＮＭＯＳキャパシタのスレショ
ルド電圧ＶＴＮＬ１、ＶＴＮＬ２が図２のＡのＮＭＯＳ
キャパシタのスレショルド電圧ＶＴＮＬ１、ＶＴＮＬ２
の絶対値より大きい値を有する。
構造を有し、図５のＡのＮＭＯＳキャパシタのスレショ
ルド電圧ＶＴＮＬ１、ＶＴＮＬ２が図２のＡのＮＭＯＳ
キャパシタのスレショルド電圧ＶＴＮＬ１、ＶＴＮＬ２
の絶対値より大きい値を有する。
【００４６】図５のＡのＣ−Ｖ特性曲線は、図５のＢに
示したように、負荷容量ＣＬ は信号遅延回路の出力電
圧が供給電圧Ｖｃｃ−第２ＮＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＮＬ２に到達する時まで第１容量値を保
持していてから、供給電圧Ｖｃｃ−第２ＮＭＯＳキャパ
シタのスレショルド電圧ＶＴＮＬ２から第２容量値に減
少し、信号遅延回路の出力電圧が第１ＮＭＯＳキャパシ
タのスレショルド電圧ＶＴＮＬ１に到達する時まで第２
容量値を保持していてから、第１ＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ１から第３容量値に増加して
続けて第３容量値を保持する。
示したように、負荷容量ＣＬ は信号遅延回路の出力電
圧が供給電圧Ｖｃｃ−第２ＮＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＮＬ２に到達する時まで第１容量値を保
持していてから、供給電圧Ｖｃｃ−第２ＮＭＯＳキャパ
シタのスレショルド電圧ＶＴＮＬ２から第２容量値に減
少し、信号遅延回路の出力電圧が第１ＮＭＯＳキャパシ
タのスレショルド電圧ＶＴＮＬ１に到達する時まで第２
容量値を保持していてから、第１ＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ１から第３容量値に増加して
続けて第３容量値を保持する。
【００４７】例えば、負荷容量手段ＣＬ のスレショル
ド電圧ＶＴＮＬ１、ＶＴＮＬ２がそれぞれ３Ｖ、−３Ｖ
の場合、動作電圧範囲４Ｖ〜６Ｖで有効負荷キャパシタ
ンスＣｅｆｆを計算してみれば表３の通りである。
ド電圧ＶＴＮＬ１、ＶＴＮＬ２がそれぞれ３Ｖ、−３Ｖ
の場合、動作電圧範囲４Ｖ〜６Ｖで有効負荷キャパシタ
ンスＣｅｆｆを計算してみれば表３の通りである。
【００４８】
【００４９】従って、表３で動作電圧の変動に応じて有
効負荷キャパシタンスＣｅｆｆの変動幅が表２の場合よ
り大きいので、動作電圧変化に応じて遅延時間を遥かに
緩和させ得る。
効負荷キャパシタンスＣｅｆｆの変動幅が表２の場合よ
り大きいので、動作電圧変化に応じて遅延時間を遥かに
緩和させ得る。
【００５０】図６のＡは１つのＮＭＯＳキャパシタと１
つのＰＭＯＳキャパシタを用いた負荷容量手段ＣＬ で
ある。図６のＡの回路は図１のＡの回路と同一の構造を
有する。また、図６のＡに示したＰＭＯＳキャパシタの
スレショルド電圧｜ＶＴＰＬ ｜が駆動回路ＤＲＶのＰ
ＭＯＳキャパシタＰＭのスレショルド電圧｜ＶＴＰ｜よ
り大きく、ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ が駆動回路ＤＲＶのＮＭＯＳトランジスタＮＭの
スレショルド電圧ＶＴＮより大きい。
つのＰＭＯＳキャパシタを用いた負荷容量手段ＣＬ で
ある。図６のＡの回路は図１のＡの回路と同一の構造を
有する。また、図６のＡに示したＰＭＯＳキャパシタの
スレショルド電圧｜ＶＴＰＬ ｜が駆動回路ＤＲＶのＰ
ＭＯＳキャパシタＰＭのスレショルド電圧｜ＶＴＰ｜よ
り大きく、ＮＭＯＳキャパシタのスレショルド電圧ＶＴ
ＮＬ が駆動回路ＤＲＶのＮＭＯＳトランジスタＮＭの
スレショルド電圧ＶＴＮより大きい。
【００５１】図６のＡのＣ−Ｖ特性曲線は、図６のＢに
示したように、信号遅延回路の出力電圧が供給電圧Ｖｃ
ｃ＋ＰＭＯＳキャパシタのスレショルド電圧ＶＴＰＬ１
に到達する時まで第１容量値を保持していてから、供給
電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショルド電圧Ｖ
ＴＮＬ から第２容量値に減少し、信号遅延回路の出力
電圧がＮＭＯＳキャパシタのスレショルド電圧ＶＴＮＬ
１に到達する時まで第２容量値を維持していてから、Ｎ
ＭＯＳキャパシタのスレショルド電圧ＶＴＮＬ１から第
３容量値に増加して続けて第３容量値を保持する。
示したように、信号遅延回路の出力電圧が供給電圧Ｖｃ
ｃ＋ＰＭＯＳキャパシタのスレショルド電圧ＶＴＰＬ１
に到達する時まで第１容量値を保持していてから、供給
電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショルド電圧Ｖ
ＴＮＬ から第２容量値に減少し、信号遅延回路の出力
電圧がＮＭＯＳキャパシタのスレショルド電圧ＶＴＮＬ
１に到達する時まで第２容量値を維持していてから、Ｎ
ＭＯＳキャパシタのスレショルド電圧ＶＴＮＬ１から第
３容量値に増加して続けて第３容量値を保持する。
【００５２】図７のＡは２つのＰＭＯＳキャパシタを用
いた負荷容量手段ＣＬ である。
いた負荷容量手段ＣＬ である。
【００５３】図７のＡの回路は、図３のＡの回路と同一
の構成を有し、図７のＡのＰＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＰＬ１、ＶＴＰＬ２の絶対値が図３のＡ
のＰＭＯＳキャパシタのスレショルド電圧ＶＴＰＬ１、
ＶＴＰＬ２の絶対値より小さい値を有する。
の構成を有し、図７のＡのＰＭＯＳキャパシタのスレシ
ョルド電圧ＶＴＰＬ１、ＶＴＰＬ２の絶対値が図３のＡ
のＰＭＯＳキャパシタのスレショルド電圧ＶＴＰＬ１、
ＶＴＰＬ２の絶対値より小さい値を有する。
【００５４】図７のＡのＣ−Ｖ特性曲線は、図７のＢに
示したように、負荷容量ＣＬ は、信号遅延回路の出力
電圧が供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショ
ルド電圧ＶＴＰＬ２に到達する時まで第１容量値を保持
していてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタの
スレショルド電圧ＶＴＰＬ２から第２容量値に減少し、
信号遅延回路の出力電圧が第１ＰＭＯＳキャパシタのス
レショルド電圧｜ＶＴＰＬ１｜に到達する時まで第２容
量値を保持していてから、第１ＰＭＯＳキャパシタのス
レショルド電圧｜ＶＴＰＬ１｜から第３容量値に増加し
て続けて第３容量値を保持する。
示したように、負荷容量ＣＬ は、信号遅延回路の出力
電圧が供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタのスレショ
ルド電圧ＶＴＰＬ２に到達する時まで第１容量値を保持
していてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパシタの
スレショルド電圧ＶＴＰＬ２から第２容量値に減少し、
信号遅延回路の出力電圧が第１ＰＭＯＳキャパシタのス
レショルド電圧｜ＶＴＰＬ１｜に到達する時まで第２容
量値を保持していてから、第１ＰＭＯＳキャパシタのス
レショルド電圧｜ＶＴＰＬ１｜から第３容量値に増加し
て続けて第３容量値を保持する。
【００５５】図８のＡは１つのＰＭＯＳＧキャパシタと
１つのＮＭＯＳキャパシタとを用いた負荷容量手段ＣＬ
である。
１つのＮＭＯＳキャパシタとを用いた負荷容量手段ＣＬ
である。
【００５６】ゲート電極が供給電圧Ｖｃｃに連結されＰ
＋ ソース電極（またはＰ＋ ドレイン電極）が共通ド
レインノードＮに連結され、スレショルド電圧ＶＴＰＬ
１を有するＰＭＯＳキャパシタと、ゲート電極が共通ド
レインノードＮに連結されＮ＋ ソース電極（またはＮ
＋ ドレイン電極）が接地電圧Ｖｓｓに連結され、スレ
ショルド電圧ＶＴＮＬ１を有するＮＭＯＳキャパシタよ
り構成されている。図８のＡに示したＮＭＯＳとＰＭＯ
ＳキャパシタＰＭＯＳ、ＮＭＯＳのスレショルド電圧の
絶対値｜ＶＴＮＬ ｜、｜ＶＴＰＬ ｜が図６のＡに示
したＮＭＯＳとＰＭＯＳキャパシタＰＭＯＳ、ＮＭＯＳ
のスレショルド電圧の絶対値｜ＶＴＮＬ ｜、｜ＶＴＰ
Ｌ ｜より小さい。図８のＡのＣ−Ｖ特性曲線は、図８
のＢに示したように、負荷容量ＣＬ は、信号遅延回路
の出力電圧が供給電圧Ｖｃｃ＋ＰＭＯＳキャバシタのス
レショルド電圧ＶＴＰＬ０に到達する時まで第１容量値
を保持していてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパ
シタのスレショルド電圧ＶＴＰＬ から第２容量値に減
少し、信号遅延回路の出力電圧がＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ に到達する時まで第２容量
値を保持していてから、ＮＭＯＳキャパシタのスレショ
ルド電圧ＶＴＮＬ から第３容量値に増加して続けて第
３容量値を保持する。
＋ ソース電極（またはＰ＋ ドレイン電極）が共通ド
レインノードＮに連結され、スレショルド電圧ＶＴＰＬ
１を有するＰＭＯＳキャパシタと、ゲート電極が共通ド
レインノードＮに連結されＮ＋ ソース電極（またはＮ
＋ ドレイン電極）が接地電圧Ｖｓｓに連結され、スレ
ショルド電圧ＶＴＮＬ１を有するＮＭＯＳキャパシタよ
り構成されている。図８のＡに示したＮＭＯＳとＰＭＯ
ＳキャパシタＰＭＯＳ、ＮＭＯＳのスレショルド電圧の
絶対値｜ＶＴＮＬ ｜、｜ＶＴＰＬ ｜が図６のＡに示
したＮＭＯＳとＰＭＯＳキャパシタＰＭＯＳ、ＮＭＯＳ
のスレショルド電圧の絶対値｜ＶＴＮＬ ｜、｜ＶＴＰ
Ｌ ｜より小さい。図８のＡのＣ−Ｖ特性曲線は、図８
のＢに示したように、負荷容量ＣＬ は、信号遅延回路
の出力電圧が供給電圧Ｖｃｃ＋ＰＭＯＳキャバシタのス
レショルド電圧ＶＴＰＬ０に到達する時まで第１容量値
を保持していてから、供給電圧Ｖｃｃ＋ＰＭＯＳキャパ
シタのスレショルド電圧ＶＴＰＬ から第２容量値に減
少し、信号遅延回路の出力電圧がＮＭＯＳキャパシタの
スレショルド電圧ＶＴＮＬ に到達する時まで第２容量
値を保持していてから、ＮＭＯＳキャパシタのスレショ
ルド電圧ＶＴＮＬ から第３容量値に増加して続けて第
３容量値を保持する。
【００５７】図６のＡから図８のＡまでの回路のＣ−Ｖ
特性曲線は、図５のＡの回路と同一のＣ−Ｖ特性曲線を
有することもできる。
特性曲線は、図５のＡの回路と同一のＣ−Ｖ特性曲線を
有することもできる。
【００５８】図９のＡとＢとは、図５のＡの回路におい
て、負荷容量手段のスレショルド電圧ＶＴＮＬ１、ＶＴ
ＮＬ２がすべて５Ｖであり、供給電圧Ｖｃｃがそれぞれ
４Ｖならびに６Ｖの場合のＣ−Ｖ特性グラフ線図である
。ここで、図９のＢの電荷量が図９のＡの電荷量より遥
かに大きいことがわかる。従って、低い動作電圧での電
荷量を小さくすることにより、低い動作電圧での遅延時
間が最小化できるという長所がある。
て、負荷容量手段のスレショルド電圧ＶＴＮＬ１、ＶＴ
ＮＬ２がすべて５Ｖであり、供給電圧Ｖｃｃがそれぞれ
４Ｖならびに６Ｖの場合のＣ−Ｖ特性グラフ線図である
。ここで、図９のＢの電荷量が図９のＡの電荷量より遥
かに大きいことがわかる。従って、低い動作電圧での電
荷量を小さくすることにより、低い動作電圧での遅延時
間が最小化できるという長所がある。
【００５９】図１０のＡは図５のＡから図８のＡまでの
負荷容量手段によるＣ−Ｖ特性曲線と図１２のＡのＣ−
Ｖ特性曲線を示したものである。点で表示した部分の面
積は図１２のＡの電荷量を、斜線を引いた部分の面積は
本発明の電荷量をそれぞれ表示する。
負荷容量手段によるＣ−Ｖ特性曲線と図１２のＡのＣ−
Ｖ特性曲線を示したものである。点で表示した部分の面
積は図１２のＡの電荷量を、斜線を引いた部分の面積は
本発明の電荷量をそれぞれ表示する。
【００６０】図１０のＢは供給電圧Ｖｃｃの変動による
有効負荷キャパシタンスＣｅｆｆの変化を示したグラフ
線図である。ここで、有効負荷キャパシタンスＣｅｆｆ
の変化幅が従来に比べて遥かに大きいのみならず、図１
のＡから図３のＡの本発明の実施例の有効負荷キャパシ
タンスの変化に比べて遥かに大きいことがわかる。
有効負荷キャパシタンスＣｅｆｆの変化を示したグラフ
線図である。ここで、有効負荷キャパシタンスＣｅｆｆ
の変化幅が従来に比べて遥かに大きいのみならず、図１
のＡから図３のＡの本発明の実施例の有効負荷キャパシ
タンスの変化に比べて遥かに大きいことがわかる。
【００６１】また、負荷容量手段が本発明の実施例での
ような特性を有する負荷キャパシタ構成方法に、図１２
のＡのような動作電圧の範囲により一定した容量を有す
る従来のキャパシタも並列で使用でき、このような場合
は、特に図９のＡのように、低い動作電圧下で負荷容量
が非常に低い場合、一定水準の負荷容量値を有するため
にＮＭＯＳデプレッション（ｄｅｐｌｅｔｉｏｎ）キャ
パシタのような電圧変動に無関係の一定容量キャパシタ
とともに使用されることができる。
ような特性を有する負荷キャパシタ構成方法に、図１２
のＡのような動作電圧の範囲により一定した容量を有す
る従来のキャパシタも並列で使用でき、このような場合
は、特に図９のＡのように、低い動作電圧下で負荷容量
が非常に低い場合、一定水準の負荷容量値を有するため
にＮＭＯＳデプレッション（ｄｅｐｌｅｔｉｏｎ）キャ
パシタのような電圧変動に無関係の一定容量キャパシタ
とともに使用されることができる。
【００６２】なお、本発明は前記実施例に限定されるも
のではなく、必要に応じて変更することができる。
のではなく、必要に応じて変更することができる。
【００６３】
【発明の効果】以上述べたように、本発明による信号遅
延回路は、負荷容量手段のスレショルド電圧の絶対値を
駆動回路手段のスレショルド電圧の絶対値より高く設定
することにより、高い動作電圧と低い動作電圧での有効
負荷キャパシタンス差を大きくして高い動作電圧と高速
動作による競合問題（ｒａｃｅ ｐｒｏｂｌｅｍ）を
防止して半導体素子の信頼性を向上させることができる
。
延回路は、負荷容量手段のスレショルド電圧の絶対値を
駆動回路手段のスレショルド電圧の絶対値より高く設定
することにより、高い動作電圧と低い動作電圧での有効
負荷キャパシタンス差を大きくして高い動作電圧と高速
動作による競合問題（ｒａｃｅ ｐｒｏｂｌｅｍ）を
防止して半導体素子の信頼性を向上させることができる
。
【００６４】また、低い動作電圧での有効負荷キャパシ
タンスをさらに小さくできるので、低い動作電圧での高
速動作ができる。
タンスをさらに小さくできるので、低い動作電圧での高
速動作ができる。
【００６５】トリップポイント（ｔｒｉｐ ｐｏｉｎ
ｔ）を中心として左右対称で負荷キャパシタンス特性が
可能なので上昇遅延および下降遅延を等しいレベルで保
持できる。また、トリップポイントを中心として非対称
で負荷キャパシタンス特性を調整することも可能なので
、上昇遅延および下降遅延を異なるように調整すること
ができる。
ｔ）を中心として左右対称で負荷キャパシタンス特性が
可能なので上昇遅延および下降遅延を等しいレベルで保
持できる。また、トリップポイントを中心として非対称
で負荷キャパシタンス特性を調整することも可能なので
、上昇遅延および下降遅延を異なるように調整すること
ができる。
【図１】Ａは本発明のＮＭＯＳおよびＰＭＯＳキャパシ
タを有するＣＭＯＳ信号遅延回路の負荷容量手段の回路
図、Ｂは図１のＡに示した回路のＣ−Ｖ特性グラフ線図
タを有するＣＭＯＳ信号遅延回路の負荷容量手段の回路
図、Ｂは図１のＡに示した回路のＣ−Ｖ特性グラフ線図
【図２】Ａは本発明のＮＭＯＳキャパシタを有するＣＭ
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図２の
Ａに示した回路のＣ−Ｖ特性グラフ線図
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図２の
Ａに示した回路のＣ−Ｖ特性グラフ線図
【図３】Ａは本
発明のＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路の負荷容量手段の回路図、Ｂは図３のＡで示した回路
のＣ−Ｖ特性グラフ線図
発明のＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路の負荷容量手段の回路図、Ｂは図３のＡで示した回路
のＣ−Ｖ特性グラフ線図
【図４】Ａは図１２のＡと図１
のＡの回路のＣ−Ｖ特性を比較したグラフ線図、Ｂは供
給電圧Ｖｃｃに対する有効キャパシタンスＣｅｆｆの変
化において図１２に示した従来の回路と図１のＡに示し
た本発明の回路とを比較したグラフ線図
のＡの回路のＣ−Ｖ特性を比較したグラフ線図、Ｂは供
給電圧Ｖｃｃに対する有効キャパシタンスＣｅｆｆの変
化において図１２に示した従来の回路と図１のＡに示し
た本発明の回路とを比較したグラフ線図
【図５】Ａは本発明のＮＭＯＳキャパシタを有するＣＭ
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図５の
Ａに示した回路のＣ−Ｖ特性グラフ線図
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図５の
Ａに示した回路のＣ−Ｖ特性グラフ線図
【図６】Ａは本
発明のＮＭＯＳおよびＰＭＯＳキャパシタを有するＣＭ
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図６の
Ａに示した回路のＣ−Ｖ特性グラフ線図
発明のＮＭＯＳおよびＰＭＯＳキャパシタを有するＣＭ
ＯＳ信号遅延回路の負荷容量手段の回路図、Ｂは図６の
Ａに示した回路のＣ−Ｖ特性グラフ線図
【図７】Ａは本
発明のＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路の負荷容量手段の回路図、Ｂは図７のＡに示した回路
のＣ−Ｖ特性グラフ線図
発明のＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路の負荷容量手段の回路図、Ｂは図７のＡに示した回路
のＣ−Ｖ特性グラフ線図
【図８】Ａは本発明のＮＭＯＳ
およびＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路図の負荷容量手段の回路図、Ｂは図８のＡに示した回
路のＣ−Ｖ特性グラフ線図
およびＰＭＯＳキャパシタを有するＣＭＯＳ信号遅延回
路図の負荷容量手段の回路図、Ｂは図８のＡに示した回
路のＣ−Ｖ特性グラフ線図
【図９】Ａは供給電圧が５Ｖであり、負荷容量手段のス
レショルド電圧が４Ｖの場合に図５のＡに示した回路の
Ｃ−Ｖ特性の変化を示したグラフ線図、Ｂは供給電圧が
５Ｖであり、の負荷容量手段のスレショルド電圧が６Ｖ
の場合に図５のＡに示した回路の供給電圧Ｖｃｃに対す
る有効負荷キャパシタンスＣｅｆｆの変化を比較したグ
ラフ線図
レショルド電圧が４Ｖの場合に図５のＡに示した回路の
Ｃ−Ｖ特性の変化を示したグラフ線図、Ｂは供給電圧が
５Ｖであり、の負荷容量手段のスレショルド電圧が６Ｖ
の場合に図５のＡに示した回路の供給電圧Ｖｃｃに対す
る有効負荷キャパシタンスＣｅｆｆの変化を比較したグ
ラフ線図
【図１０】Ａは図５のＡから図８のＡまでに示した回路
と図１２のＡに示した回路のＣ−Ｖ特性曲線を比較する
グラフ線図、Ｂは図５のＡから図８のＡまでに示した回
路と図１２のＡに示した回路の供給電圧Ｖｃｃの変動に
よる有効負荷キャパシタンスＣｅｆｆの変化を比較する
グラフ線図
と図１２のＡに示した回路のＣ−Ｖ特性曲線を比較する
グラフ線図、Ｂは図５のＡから図８のＡまでに示した回
路と図１２のＡに示した回路の供給電圧Ｖｃｃの変動に
よる有効負荷キャパシタンスＣｅｆｆの変化を比較する
グラフ線図
【図１１】Ａは従来のＣＭＯＳ信号遅延回路の構成図、
Ｂは図１１のＡの入出力波形図、Ｃは図１１のＡの回路
の供給電圧による遅延時間の特性を示すグラフ線図
Ｂは図１１のＡの入出力波形図、Ｃは図１１のＡの回路
の供給電圧による遅延時間の特性を示すグラフ線図
【図
１２】Ａは従来のＮＭＯＳおよびＰＭＯＳキャパシタを
有するＣＭＯＳ信号遅延回路の回路図、Ｂは図１２のＡ
に示した回路のＣ−Ｖ特性グラフ線図
１２】Ａは従来のＮＭＯＳおよびＰＭＯＳキャパシタを
有するＣＭＯＳ信号遅延回路の回路図、Ｂは図１２のＡ
に示した回路のＣ−Ｖ特性グラフ線図
ＤＲＶ 駆動回路手段
ＶＴＴ バッファ増幅器
ＮＭ プルダウンＮＭＯＳトランジスタＰＭ プル
アップＰＭＯＳトランジスタＣＬ 負荷容量手段 ＶＴＰ プルアップＰＭＯＳトランジスタのスレショ
ルド電圧 ＶＴＮ プルダウンＮＭＯＳトランジスタのスレショ
ルド電圧 ＶＴＰＬ 、ＶＴＰＬ１、ＶＴＰＬ２ ＰＭＯＳキャ
パシタのスレショルド電圧 ＶＴＮＬ 、ＶＴＮＬ１、ＶＴＮＬ２ ＮＭＯＳキャ
パシタのスレショルド電圧
アップＰＭＯＳトランジスタＣＬ 負荷容量手段 ＶＴＰ プルアップＰＭＯＳトランジスタのスレショ
ルド電圧 ＶＴＮ プルダウンＮＭＯＳトランジスタのスレショ
ルド電圧 ＶＴＰＬ 、ＶＴＰＬ１、ＶＴＰＬ２ ＰＭＯＳキャ
パシタのスレショルド電圧 ＶＴＮＬ 、ＶＴＮＬ１、ＶＴＮＬ２ ＮＭＯＳキャ
パシタのスレショルド電圧
Claims (16)
- 【請求項１】 供給電圧と接地電圧間に連結され、少
なくとも一つ以上の入力信号を受け入れて所定スレショ
ルド電圧をそれぞれ有するプルアップ手段とプルダウン
手段、前記プルアップ手段と前記プルダウン手段の共通
ドレインノードを有する駆動回路手段と、前記プルアッ
プ手段と前記プルダウン手段の共通ドレインノードに、
前記駆動回路手段のプルアップ手段とプルダウン手段の
スレショルド値の絶対値より大きいスレショルド値を有
する負荷容量手段を具備して、信号遅延回路の負荷容量
が第１電圧に到達する時まで第１容量値を保持していて
から、第１電圧で第２容量値に増加し、第２電圧に到達
する時まで第２容量値を保持していてから、第２電圧で
第３容量値に減少して続けて第３容量値を保持すること
を特徴とする信号遅延回路。 - 【請求項２】 前記負荷容量手段は、前記共通ドレイ
ンノードにゲート電極が連結され、Ｎ＋ ソース電極（
またはＮ＋ ドレイン電極）が接地電圧に連結されるＮ
ＭＯＳキャパシタと、前記共通ドレインノードにゲート
電極が連結され、Ｐ＋ ソース電極（またはＰ＋ ドレ
イン電極）が供給電圧に連結されるＰＭＯＳキャパシタ
を具備することを特徴とする請求項１に記載の信号遅延
装置。 - 【請求項３】 前記第１電圧は、前記ＮＭＯＳキャパ
シタのスレショルド電圧であり、前記第２電圧は前記供
給電圧＋前記ＰＭＯＳキャパシタのスレショルド電圧で
あることを特徴とする請求項２に記載の信号遅延回路。 - 【請求項４】 前記負荷容量手段は、前記共通ドレイ
ンノードにゲート電極が連結され、Ｎ＋ ソース電極（
またはＮ＋ ドレイン電極）が接地電圧に連結された第
１ＮＭＯＳキャパシタと、前記共通ドレインノードにＮ
＋ ソース電極（またはＮ＋ ドレイン電極）が連結さ
れ、ゲート電極が供給電圧に連結される第２ＮＭＯＳキ
ャパシタを具備することを特徴とする請求項１に記載の
信号遅延回路。 - 【請求項５】 前記第１電圧は、前記第１ＮＭＯＳキ
ャパシタのスレショルド電圧であり、前記第２電圧は前
記供給電圧−前記第２ＮＭＯＳキャパシタのスレショル
ド電圧であることを特徴とする請求項４に記載の信号遅
延回路。 - 【請求項６】 前記負荷容量手段は、前記共通ドレイ
ンノードにゲート電極が連結され、Ｐ＋ ソース電極（
またはＰ＋ ドレイン電極）が供給電圧に連結される第
１ＰＭＯＳキャパシタと、前記供給ドレインノードにＰ
＋ ソース電極（またはＰ＋ ドレイン電極）が連結さ
れ、ゲート電極が接地電圧に連結される第２ＰＭＯＳキ
ャパシタを具備したことを特徴とする請求項１に記載の
信号遅延回路。 - 【請求項７】 前記第１電圧は、前記第２ＰＭＯＳキ
ャパシタのスレショルド電圧の絶対値であり、前記第２
電圧は前記供給電圧＋前記第１ＰＭＯＳキャパシタのス
レショルド電圧であることを特徴とする請求項６に記載
の信号遅延回路。 - 【請求項８】 供給電圧と接地電圧との間に連結され
、少なくとも１つ以上の入力信号を受け入れて所定スレ
ショルド電圧をそれぞれ有するプルアップ手段とプルダ
ウン手段、前記プルアップ手段とプルダウン手段との共
通ドレインノードを有する駆動回路手段と、前記プルア
ップ手段とプルダウン手段の共通ドレインノードに前記
駆動回路手段のプルアップ手段とプルダウン手段のスレ
ショルド値の絶対値より大きいスレショルド値を有する
負荷容量手段を具備して、前記負荷容量手段の容量特性
が第１電圧に到達する時まで第１容量値を保持していて
から第２容量値に減少し、第２電圧に到達する時まで第
２容量値を保持していてから第３容量値に増加して続け
て第３容量値を保持することを特徴とする信号遅延回路
。 - 【請求項９】 前記負荷容量手段は、前記共通ドレイ
ンノードにゲート電極が連結され、Ｎ＋ ソース電極（
またはＮ＋ ドレイン電極）が前記接地電圧に連結され
る第１ＮＭＯＳキャパシタと、前記共通ドレインノード
にＮ＋ ソース電極（またはＮ＋ ドレイン電極）が連
結され、ゲート電極が前記供給電圧に連結される第２Ｎ
ＭＯＳキャパシタを具備することを特徴とする請求項８
に記載の信号遅延回路。 - 【請求項１０】 前記第１電圧は、前記供給電圧−前
記第２ＮＭＯＳキャパシタのスレショルド電圧であり、
前記第２電圧は前記第１ＮＭＯＳキャパシタのスレショ
ルド電圧であることを特徴とする請求項９に記載の信号
遅延回路。 - 【請求項１１】 前記負荷容量手段は、前記共通ドレ
インノードにゲート電極が連結され、Ｎ＋ ソース電極
（またはＮ＋ ドレイン電極）が前記接地電圧に連結さ
れるＮＭＯＳキャパシタと、前記共通ドレインノードに
ゲート電極が連結されＰ＋ ソース電極（またはＰ＋
ドレイン電極）が前記供給電圧に連結されるＰＭＯＳキ
ャパシタを具備することを特徴とする請求項８に記載の
信号遅延回路。 - 【請求項１２】 前記第１電圧は、前記供給電圧＋前
記ＰＭＯＳキャパシタのスレショルド電圧であり、前記
第２電圧は前記ＮＭＯＳキャパシタのスレショルド電圧
であることを特徴とする請求項１１に記載の信号遅延回
路。 - 【請求項１３】 前記負荷容量手段は、前記共通ドレ
インノードにゲート電極が連結され、Ｐ＋ ソース電極
（またはＰ＋ ドレイン電極）が供給電圧に連結される
第１キャパシタと、前記共通ドレインノードにＰ＋ ソ
ース電極（またはＰ＋ ドレイン電極）が連結されゲー
ト電極が接地電圧に連結される第２ＰＭＯＳキャパシタ
を具備することを特徴とする請求項８に記載の信号遅延
回路。 - 【請求項１４】 前記第１電圧は、前記供給電圧＋前
記第１ＰＭＯＳキャパシタのスレショルド電圧であり、
前記第２電圧は前記第２ＰＭＯＳキャパシタのスレショ
ルド電圧の絶対値であることを特徴とする請求項１３に
記載の信号遅延回路。 - 【請求項１５】 前記負荷容量手段は、前記共通ドレ
インノードにＰ＋ ソース電極（またはＰ＋ ドレイン
電極）が連結され、ゲート電極が前記供給電圧に連結さ
れるＰＭＯＳキャパシタと、前記共通ドレインノードに
ゲート電極が連結されＮ＋ ソース電極（またはＮ＋
ドレイン電極）に接地電圧に連結されるＮＭＯＳキャパ
シタを具備することを特徴とする請求項８に記載の信号
遅延回路。 - 【請求項１６】 前記第１電圧は、前記供給電圧＋前
記ＰＭＯＳキャパシタのスレショルド電圧であり、前記
第２電圧は前記ＮＭＯＳキャパシタのスレショルド電圧
であることを特徴とする請求項１５に記載の信号遅延回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004505A KR940005004B1 (ko) | 1991-03-21 | 1991-03-21 | 신호지연회로 |
| KR1991-4505 | 1991-03-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326812A true JPH04326812A (ja) | 1992-11-16 |
| JPH07107972B2 JPH07107972B2 (ja) | 1995-11-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164521A Expired - Fee Related JPH07107972B2 (ja) | 1991-03-21 | 1991-07-04 | 信号遅延回路 |
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|---|---|
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| JP (1) | JPH07107972B2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573932B2 (en) | 2003-09-08 | 2009-08-11 | Samsung Electronics Co., Ltd. | Spread spectrum clock generator |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5486774A (en) * | 1991-11-26 | 1996-01-23 | Nippon Telegraph And Telephone Corporation | CMOS logic circuits having low and high-threshold voltage transistors |
| US5325031A (en) * | 1992-06-15 | 1994-06-28 | Tilden Mark W | Adaptive robotic nervous systems and control circuits therefor |
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| JPH07154221A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 遅延回路 |
| JPH1049561A (ja) * | 1996-08-07 | 1998-02-20 | Mitsubishi Electric Corp | 信号遅延計算方法 |
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| JP3338758B2 (ja) * | 1997-02-06 | 2002-10-28 | 日本電気株式会社 | 遅延回路 |
| FR2813461B1 (fr) * | 2000-08-22 | 2003-01-31 | St Microelectronics Sa | Dispositif de protection d'un transistor integre contre des decharges electrostatiques |
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| TWI330946B (en) * | 2007-03-12 | 2010-09-21 | Via Tech Inc | Phase-locked loop and compound mos capacitor thereof |
| US9077259B2 (en) * | 2012-09-05 | 2015-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate driver circuit and method |
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|---|---|---|---|---|
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| US5051630A (en) * | 1990-03-12 | 1991-09-24 | Tektronix, Inc. | Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations |
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1991
- 1991-03-21 KR KR1019910004505A patent/KR940005004B1/ko not_active IP Right Cessation
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- 1991-07-04 JP JP3164521A patent/JPH07107972B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7573932B2 (en) | 2003-09-08 | 2009-08-11 | Samsung Electronics Co., Ltd. | Spread spectrum clock generator |
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