JPH07154221A - 遅延回路 - Google Patents

遅延回路

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JPH07154221A
JPH07154221A JP5317503A JP31750393A JPH07154221A JP H07154221 A JPH07154221 A JP H07154221A JP 5317503 A JP5317503 A JP 5317503A JP 31750393 A JP31750393 A JP 31750393A JP H07154221 A JPH07154221 A JP H07154221A
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capacitance
delay circuit
transmission line
power supply
signal transmission
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JP5317503A
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Masaki Furuchi
將樹 古地
Masahiko Hirai
昌彦 平井
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NEC Corp
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Abstract

(57)【要約】 【目的】遅延時間の電源電圧依存性を低減したアナログ
遅延回路の提供。 【構成】容量と信号伝達線路から成る遅延回路におい
て、容量の一側の電極を固定電位に接続し、容量の他側
の電極と信号伝達線路との間にスイッチ手段を備え、ス
イッチ手段が電源の電圧値に応じて容量と信号伝達線路
との間の電気的な接続のオン／オフを制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特に遅
延時間の変動を低減した遅延回路に関する。
【０００２】
【従来の技術】ディジタル回路において、任意の信号の
遅延信号（ディレイ信号）を得る場合、厳密な精度を要
求しない場合には、容量の充放電時間を利用した遅延回
路（「アナログディレイ回路」という）が多用される。
【０００３】従来のアナログディレイ回路は、例えば図
４に示すような回路で構成されている。同図に示すよう
に、入力信号４０１がインバータゲート４０３に入力さ
れ、インバータゲート４０３の出力は線路４１１に接続
されている。線路４１１には一側の電極が接地された容
量４０９の他側の電極と、インバータゲート４０４の入
力とが接続され、インバータゲート４０４の出力から所
望のディレイ信号である出力信号４０２が得られる。な
お、インバータゲート４０３は、電源端子と接地間に直
列に接続され、ゲートを入力に共通接続し、ドレインを
出力に共通接続したＰ型ＭＯＳトランジスタ４１２とＮ
型ＭＯＳトランジスタ４１３から構成されている。
【０００４】次に、図４のアナログディレイ回路の遅延
の動作原理を詳細に説明する。例えば、入力信号４０１
がローレベル（“Ｌ”と略記する）の時には、インバー
タゲート４０３を構成するＰ型ＭＯＳトランジスタ４１
２がオン状態で、Ｎ型ＭＯＳトランジスタ４１３がオフ
状態となるため、線路４１１はハイレベル（“Ｈ”と略
記する）とされ、出力信号４０２は“Ｌ”となる。
【０００５】この時、線路４１１及び線路４１１に接続
された容量４０９には、電源側からオン状態のＰ型ＭＯ
Ｓトランジスタ４１２を介して電荷が充電され、線路４
１１の電位はほぼ電源電位ＶＤＤとなっている。
【０００６】入力信号４０１が“Ｌ”から“Ｈ”に変化
すると、Ｐ型ＭＯＳトランジスタ４１２がオフ状態へ、
Ｎ型ＭＯＳトランジスタ４１３がオン状態へと変化す
る。線路４１１及び線路４１１に接続された容量４０９
に蓄積された電荷はオン状態のＮ型ＭＯＳトランジスタ
４１３を介して放電され、線路４１１の電位はほぼ接地
電位まで下がり、出力信号４０２は“Ｌ”から“Ｈ”へ
変化する。
【０００７】容量４０９に蓄積された電荷を放電するに
は、Ｎ型ＭＯＳトランジスタ４１３のオン抵抗値Ｒ、容
量４０９の容量値Ｃの積ＲＣ（時定数）に比例した時間
を要するため、遅延を生じる。その結果、入力信号４０
１が、“Ｌ”から“Ｈ”へ変化した場合、出力信号４０
２は、入力信号４０１に対して時定数ＲＣに依存した遅
延時間をもって、“Ｌ”から“Ｈ”へ変化する。
【０００８】Ｎ型ＭＯＳトランジスタ４１３のオン抵抗
値Ｒは、トランジスタの製造上のパラメータ及び温度の
他に、ゲートに入力される電圧によって変化し、ゲート
に入力される電圧が低いと、オン抵抗値Ｒは大きくな
る。
【０００９】
【発明が解決しようとする課題】上述した従来のアナロ
グディレイ回路では、ＭＯＳトランジスタのオン抵抗値
Ｒが入力ゲートに印加される電圧に依存するため、広い
許容電源電圧範囲をもつ回路においては、電源電圧の変
動に依存して遅延時間も大きく変動してしまうという問
題がある。
【００１０】したがって、本発明は前記問題点を解消
し、アナログ遅延回路における遅延時間の電源電圧の依
存性を低減する遅延回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
本発明は、容量と信号伝達線路から成る遅延回路におい
て、前記容量の一側の電極を固定電位に接続し、前記容
量の他側の電極と前記信号伝達線路との間にスイッチ手
段を設け、前記スイッチ手段が電源の電圧値に応じて前
記容量と前記信号伝達線路との間の電気的な接続をオン
／オフすることを特徴とする遅延回路を提供する。
【００１２】また、本発明は、別の視点において、容量
と信号伝達線路との間に接続されるスイッチ手段がＮ型
ＭＯＳトランジスタ又はＰ型ＭＯＳトランジスタから成
り、電源の電圧値が該ＭＯＳトランジスタのしきい値電
圧より下がると、容量を信号伝達線路から電気的に切り
離すことを特徴とする遅延回路を提供する。
【００１３】さらに、本発明は、さらに別の視点におい
て、容量と信号伝達線路から成る遅延回路において、前
記容量を複数備え、前記複数の容量の一側の各電極を固
定電位に接続し、前記複数容量の他側の各電極と前記信
号伝達線路との間にそれぞれＮ型ＭＯＳトランジスタを
一又は複数直列に接続し、前記Ｎ型ＭＯＳトランジスタ
のゲートはドレインと相互に接続し、電源の電圧値が容
量に直列に接続された１又は複数のＮ型ＭＯＳトランジ
スタのしきい値電圧の和より下がると、対応する容量を
前記伝達線路より電気的に切り離すことを特徴とする遅
延回路を提供する。
【００１４】
【作用】本発明の作用を以下に説明する。本発明は、上
記構成のもと、電源電圧が容量と信号伝達線路との間に
挿入されたＭＯＳトランジスタのしきい値電圧よりも低
いときには、該ＭＯＳトランジスタをオフ状態として容
量を信号伝達線路から電気的に切り離すことにより、線
路の時定数を定める容量値を減少させ、電源電位が下が
りＭＯＳトランジスタのゲート入力電圧が低下してオン
抵抗値Ｒが増大した場合でも遅延時間の変動は抑止され
る。
【００１５】逆に、電源電圧が容量と信号伝達線路の間
に挿入されたＭＯＳトランジスタのしきい値電圧よりも
高いときには、該ＭＯＳトランジスタをオン状態とする
ことにより、容量を信号伝達線路に電気的に接続し、電
源電圧の上昇に伴いＭＯＳトランジスタのゲート入力電
圧は上昇しオン抵抗値Ｒは減少するが、線路の時定数を
定める容量値が増大し、電源電圧の上昇に伴うオン抵抗
値Ｒの減少による時定数の減少が回避され、遅延時間の
変動が抑止される。
【００１６】また、本発明の遅延回路においては、容量
を複数備え、電源の電圧値とＭＯＳトランジスタのしき
い値電圧の所定倍との大小により、信号伝達線路に接続
される容量を選択することにより、電源電圧の変化に伴
う線路の時定数の変動を回避し、遅延時間の変動を大幅
に低減している。
【００１７】
【実施例】図面を参照して、本発明を実施例に即して以
下に説明する。まず、本発明に係る遅延回路が実装され
る回路の一例としてクロック発生回路を説明する。図１
（Ａ）は本発明に係る遅延回路を備えた２相クロック生
成回路である。
【００１８】同図に示すように、２つの入力信号１０
１，１０２は２入力ＡＮＤゲート１０６，１０７の一方
の入力端子にそれぞれ入力され、２入力ＡＮＤゲート１
０６の他方の入力端子には２入力ＡＮＤゲート１０７の
出力がインバータ１０８及び遅延回路１０５を介して入
力され、２入力ＡＮＤゲート１０６の出力は出力１０３
に接続されると共に、インバータ１０９及び遅延回路１
０５を介して２入力ＡＮＤゲート１０７の他方の入力端
子に接続されている。２相クロック等の多相クロック信
号はマイクロコンピュータの内部クロックとして多用さ
れる。
【００１９】図１（Ｂ）のタイミングチャートを参照し
て、２相クロック生成回路の動作を説明する。同図に示
すように、この２相クロック生成回路は、論理が互いに
反転関係にある２つの入力信号１０１，１０２からアク
ティブレベルのタイミングが重ならないような２相クロ
ック信号１０３，１０４を生成する。
【００２０】図１（Ａ）の回路において、遅延回路１０
５を用い、この遅延回路１０５の遅延時間分だけクロッ
ク信号をマスクすることにより、２相クロック信号の出
力において、図１（Ｂ）の符号１１０で示すようなイン
アクティブタイミングを発生させている。
【００２１】マイクロコンピュータを高速に動作させる
ためには、マイクロコンピュータが誤動作しない範囲
で、このインアクティブタイミングを極力短くすること
が好ましい。
【００２２】
【実施例１】図２は、本発明に係る遅延回路の一実施例
を示す回路図である。
【００２３】図２に示すように、入力２０１はインバー
タゲート２０３、線路２１２、インバータゲート２０４
を介して出力２０２に接続され、線路２１２と接地端子
間には、容量２０９、及び容量２１０がそれぞれＮ型Ｍ
ＯＳトランジスタ２０５、及びＮ型ＭＯＳトランジスタ
２０６，２０７と共に直列に接続されている。Ｎ型ＭＯ
Ｓトランジスタ２０５，２０６，２０７のゲートとドレ
インは互いに接続されている。
【００２４】また、入力２０１と容量２０９，２１０と
の間にはＰ型ＭＯＳトランジスタ２０８，２１１がそれ
ぞれ接続されている。すなわち、Ｐ型ＭＯＳトランジス
タ２０８，２１１のゲートには共に入力２０１が接続さ
れ、ドレインには容量２０９，２１０がそれぞれ接続さ
れ、ソースは共に電源端子に接続されている。なお図２
のインバータゲート２０３は、図４に示すインバータゲ
ート４０３と同様にＰ型及びＮ型ＭＯＳトランジスタか
ら成る相補型ＭＯＳインバータである。
【００２５】本実施例に係る遅延回路の動作を以下に説
明する。まず、電源電圧ＶＤＤがＮ型ＭＯＳトランジス
タ２０５，２０６，２０７のしきい値電圧Ｖｔの２倍よ
り十分高い場合の動作を説明する。
【００２６】入力信号２０１がローレベルのとき、イン
バータゲート２０３の出力はハイレベルとなり、Ｎ型Ｍ
ＯＳトランジスタ２０５，２０６，２０７はいずれもオ
フ状態となる。なお、以下の説明において、ハイレベル
が電源電圧ＶＤＤの変化に依存して変化する電位である
こと明確化するため「ＶＤＤレベル」といい、これに対
応してローレベルを「ＧＮＤレベル」という。
【００２７】このとき、Ｐ型ＭＯＳトランジスタ２０
８，２１１は共にオン状態となり、容量２０９，２１０
を充電する。また、出力２０２はＧＮＤレベルである。
【００２８】ここで、入力信号２０１がＶＤＤレベルに
変化すると、Ｐ型ＭＯＳトランジスタ２０８，２１１は
共にオフ状態となり、また、インバータゲート２０３の
出力はＶＤＤレベルからＧＮＤレベルへと変化する。そ
してインバータゲート２０３の出力に接続された線路２
１２がＧＮＤレベルへと変化する際、線路２１２に接続
されたＮ型ＭＯＳトランジスタ２０５とＮ型ＭＯＳトラ
ンジスタ２０６，２０７のゲート−ソース間電圧はいず
れもしきい値電圧Ｖｔ以上となり、これらのＮ型ＭＯＳ
トランジスタはオン状態となる。
【００２９】インバータゲート２０３の出力のＧＮＤレ
ベルへの遷移において、容量２０９、及び容量２１０に
蓄えられた電荷が、オン状態となったＮ型ＭＯＳトラン
ジスタ２０５及びＮ型ＭＯＳトランジスタ２０６，２０
７を導通しインバータゲート２０３の不図示のＮ型ＭＯ
Ｓトランジスタを通して放電されるため、線路２１２は
緩やかにＧＮＤレベルに落ちることになる。
【００３０】線路２１２がＧＮＤレベルとなると、出力
２０２はＶＤＤレベルに反転する。すなわち、出力２０
２は容量２０９，２１０の電荷の放電時間分の遅延を生
じたことになる。
【００３１】次に、電源電圧ＶＤＤがＮ型ＭＯＳトラン
ジスタ２０５，２０６，２０７のしきい値電圧Ｖｔより
やや高い場合の動作を説明する。入力信号２０１がＧＮ
Ｄレベルのとき、インバータゲート２０３の出力はＶＤ
Ｄレベルとなり、Ｎ型ＭＯＳトランジスタ２０５，２０
６，２０７はいずれもオフ状態となる。またＰ型ＭＯＳ
トランジスタ２０８，２１１は共にオン状態となり、容
量２０９，２１０を充電する。この時、出力２０２はＧ
ＮＤレベルである。
【００３２】ここで、入力信号２０１がＧＮＤレベルか
らＶＤＤレベルに変化すると、Ｐ型ＭＯＳトランジスタ
２０８，２１１は共にオフ状態となり、また、インバー
タゲート２０３の出力はＧＮＤレベルに遷移する。
【００３３】インバータゲート２０３の出力のＧＮＤレ
ベルへの遷移において、容量２０９に蓄えられた電荷
が、オン状態となったＮ型ＭＯＳトランジスタ２０５を
導通しインバータゲート２０３を構成する不図示のＮ型
ＭＯＳトランジスタを通して放電されるため、インバー
タゲート２０３の出力に接続される線路２１２は緩やか
にＧＮＤレベルに落ちる。線路２１２がＧＮＤレベルと
なると、出力２０２はＶＤＤレベルに反転する。すなわ
ち、出力２０２は容量２０９の電荷の放電時間分の遅延
を生じたことになる。
【００３４】この場合、電源電圧ＶＤＤがＮ型ＭＯＳト
ランジスタ２０５，２０６，２０７のしきい値電圧Ｖｔ
の２倍より十分に高いときと異なり、Ｎ型ＭＯＳトラン
ジスタ２０６，２０７はオン状態とならないため、容量
２１０は線路２１２から切り離された状態にある。
【００３５】さらに、電源電圧ＶＤＤが下がり、Ｎ型Ｍ
ＯＳトランジスタ２０５，２０６，２０７のしきい値電
圧Ｖｔ以下となると、これらのＮ型ＭＯＳトランジスタ
はいずれもオフ状態となる。したがって、容量２０９，
２１０はいずれも線路２１２から電気的に切り離された
状態とされる。この場合、インバータゲート２０３の出
力信号の立ち下がりの遅延時間を定める時定数ＲＣの容
量値Ｃには、容量２０９，２１０の容量値は含まれず、
線路２１２の寄生容量等のみとなる。
【００３６】本実施例に係る遅延回路では、インバータ
ゲート２０３を構成するＮ型ＭＯＳトランジスタを介し
て容量２０９，２１０の電荷を放電させている。前述し
た通り、ＭＯＳトランジスタのオン抵抗は、ゲートに入
力される電圧が低いと大きくなるため、電源電圧ＶＤＤ
の低下に伴い放電時間が増大するが、本実施例に係る遅
延回路においては、電源電圧ＶＤＤが低下するに伴い、
順次容量を線路２１２から電気的に切り離していくた
め、放電時間の変化を小さく抑えることができ、遅延時
間の電源電圧に依存した変動を低減している。
【００３７】なお、図２において、容量２０９，２１０
と入力２１０の間にそれぞれＰ型ＭＯＳトランジスタ２
０８と２１１が設けられているが、これらを１個のＰ型
ＭＯＳトランジスタ（例えば２０８）のみとし、容量２
０９，２１０をそのドレインに共通に接続してもよい。
【００３８】
【実施例２】次に本発明の別の実施例を説明する。容量
値を細かく調整する必要がない場合には、本発明の遅延
回路は、図３に示すように、容量３０９とＮ型ＭＯＳト
ランジスタ３０５という簡単な回路で構成できる。同図
に示すように、信号伝達線路３１０と容量３０９の間に
はＮ型ＭＯＳトランジスタ３０５が接続され、Ｎ型ＭＯ
Ｓトランジスタ３０５のゲートは電源端子に接続されて
いる。電源電圧ＶＤＤがＮ型ＭＯＳトランジスタ３０５
のしきい値電圧Ｖｔよりも低いときには、該ＭＯＳトラ
ンジスタ３０５はオフ状態となり、容量３０９は線路３
１０から電気的に切り離される。
【００３９】
【実施例３】さらに図５を参照して、本発明の別の実施
例を説明する。図５に示すように、本実施例は前記第２
の実施例のＮ型ＭＯＳトランジスタ３０５をＰ型ＭＯＳ
トランジスタ５０５で置き換えたものであり、Ｐ型ＭＯ
Ｓトランジスタ５０５のゲートは接地端子に接続されて
いる。電源電圧ＶＤＤがＰ型ＭＯＳトランジスタ５０５
のしきい値電圧Ｖｔよりも低いときには、該ＭＯＳトラ
ンジスタ５０５はオフ状態となり、容量５０９は線路５
１０から電気的に切り離される。
【００４０】上記実施例において、所定の製造プロセス
から成るＭＯＳトランジスタのモデルを用いて回路シミ
ュレーションした結果では、電源電圧５Ｖと１．８Ｖの
遅延時間の変化が、従来の遅延回路では３３ｎＳ（ナノ
秒）であったのに対し、本発明の遅延回路では２３ｎＳ
に低減されている。すなわち、本発明の遅延回路によれ
ば、電源電圧５Ｖから１．８Ｖへの変化による遅延時間
の変動は、従来の遅延回路における変動と比べ３０％前
後も改善したことになる。
【００４１】以上、本発明を上記実施例について説明し
たが、本発明はこれらの実施例の構成のみに限定される
ものでなく、本発明の原理に準ずる各種実施態様を含ん
でいる。例えば、前記第１の実施例では、容量は容量２
０９，２１０の２つの構成としたが、本発明は、２個以
上の容量を備え、容量と線路との間に２個以上のＮ型Ｍ
ＯＳトランジスタを直列に接続し、電源電圧ＶＤＤの電
位レベルに応じて遅延時間の微調整を行ない得るように
した構成も含んでいる。
【００４２】
【発明の効果】以上説明したように、本発明の遅延回路
は、電源電圧に応じて信号伝達線路に接続される容量値
が変化するという構成としたため、遅延時間の電源電圧
依存性を大幅に改善している。ある製造条件を使って製
造されたＭＯＳトランジスタのモデルを用い回路シミュ
レーションした結果では、電源電圧５Ｖと１．８Ｖの遅
延時間の変化が、従来の遅延回路では３３ｎＳであった
のに対し、本発明の遅延回路では２３ｎＳになり、本発
明は遅延時間の変動を約３０％も改善している。
【００４３】また、本発明によれば、容量を複数個設
け、これらの容量と信号伝達線路との間に１又は複数の
ＭＯＳトランジスタを備え、電源電圧に応じて容量を信
号伝達線路から切り離すように制御することによって、
時定数を定める容量を細かく調整することが可能とさ
れ、電源電圧の変化に伴う遅延時間の変動を大幅に低減
している。
【００４４】さらに、本発明によれば、容量と信号伝達
線路との間に１個のＭＯＳトランジスタを備え、電源電
圧がしきい値電圧より低い場合に、該ＭＯＳトランジス
タをオフ状態として容量を切り離す構成により、容量の
微調整が不要な遅延回路において、簡易な構成により、
電源電圧変動に依存した遅延時間の変動を抑えることが
できる。
【図面の簡単な説明】
【図１】（Ａ）本発明に係る遅延回路を用いた２相クロ
ック生成回路の回路図である。 （Ｂ）２相クロック生成回路のタイミングチャートであ
る。
【図２】本発明に係る遅延回路の一実施例の構成を示す
回路図である。
【図３】本発明に係る遅延回路の別の実施例の構成を示
す回路図である。
【図４】従来の遅延回路の回路図である。
【図５】本発明に係る遅延回路の更に別の実施例の構成
を示す回路図である。
【符号の説明】
１０１ 入力Ａ １０２ 入力Ｂ １０３ 出力Ａ １０４ 出力Ｂ １０５ 遅延回路 １１０ 遅延時間 ２０１ 入力 ２０２ 出力 ２０３，２０４ インバータゲート ２０５，２０６，２０７ Ｎ型ＭＯＳトランジスタ ２０８，２１１，５０５ Ｐ型ＭＯＳトランジスタ ２０９，２１０ 容量 ２１２ 線路 ３０１，４０１，５０１ 入力 ３０２，４０２，５０２ 出力 ３０３，３０４，４０３，４０４，５０３，５０４ イ
ンバータゲート ３０５ Ｎ型ＭＯＳトランジスタ ３０９，４０９，５０９ 容量 ３１０，４１１，５１０ 線路 ４１２ Ｐ型ＭＯＳトランジスタ ４１３ Ｎ型ＭＯＳトランジス

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】容量と信号伝達線路から成る遅延回路にお
    いて、前記容量の一側の電極を固定電位に接続し、前記
    容量の他側の電極と前記信号伝達線路との間にスイッチ
    手段を備え、前記スイッチ手段が電源の電圧値に応じて
    前記容量と前記信号伝達線路との間の電気的な接続のオ
    ン／オフを制御することを特徴とする遅延回路。
  2. 【請求項２】前記スイッチ手段が１又は複数のＭＯＳト
    ランジスタから成り、前記電源の電圧値と前記１又は複
    数のＭＯＳトランジスタのしきい値電圧の和との大小に
    従い前記容量と前記信号伝達線路との間の電気的な接続
    をオン又はオフすることを特徴とする請求項１記載の遅
    延回路。
  3. 【請求項３】容量と信号伝達線路から成る遅延回路にお
    いて、前記容量の一側の電極を固定電位に接続し、前記
    容量の他側の電極と前記信号伝達線路との間にＮ型ＭＯ
    Ｓトランジスタを備え、該Ｎ型ＭＯＳトランジスタのゲ
    ートは電源端子に接続され、前記電源の電圧値が前記Ｎ
    型ＭＯＳトランジスタのしきい値電圧より下がると、前
    記容量を前記信号伝達線路から電気的に切り離すことを
    特徴とする遅延回路。
  4. 【請求項４】容量と信号伝達線路から成る遅延回路にお
    いて、前記容量の一側の電極を固定電位に接続し、前記
    容量の他側の電極と前記信号伝達線路との間にＰ型ＭＯ
    Ｓトランジスタを備え、該Ｐ型ＭＯＳトランジスタのゲ
    ートは電源端子に接続され、前記電源の電圧値が前記Ｐ
    型ＭＯＳトランジスタのしきい値電圧より下がると、前
    記容量を前記信号伝達線路から電気的に切り離すことを
    特徴とする遅延回路。
  5. 【請求項５】容量と信号伝達線路から成る遅延回路にお
    いて、前記容量を複数備え、前記複数の容量の一側の各
    電極を固定電位に接続し、前記複数容量の他側の各電極
    と前記信号伝達線路との間にそれぞれＮ型ＭＯＳトラン
    ジスタを一又は複数直列に接続し、前記Ｎ型ＭＯＳトラ
    ンジスタのゲートはドレインと相互に接続し、電源の電
    圧値が容量に直列に接続された１又は複数のＮ型ＭＯＳ
    トランジスタのしきい値電圧の和より下がると、対応す
    る容量を前記伝達線路より電気的に切り離すことを特徴
    とする遅延回路。
  6. 【請求項６】入力端子にゲートを接続しドレインを前記
    複数の容量の他側の各電極に接続しソースを電源端子に
    接続したＰ型ＭＯＳトランジスタを備え、入力端子に低
    レベルが印加されたときに、前記複数の容量を充電する
    ことを特徴とする請求項５記載の遅延回路。
  7. 【請求項７】前記信号伝達線路が入力端と出力端にそれ
    ぞれインバータゲートを備えた請求項１，３，４，５の
    いずれか一に記載の遅延回路。
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