KR0150160B1 - 버스라인의 로딩보상회로를 구비하는 반도체장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 : 본 발명은 버스라인에 발생되는 로딩으로 인한 전송신호의 로스를 보상하기 위한 로딩보상회로를 구비하는 반도체장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 : 종래의 경우 도전성라인이 가지는 R×C시정수에 의해 전송신호의 지연시간이 결정되고 상기 전송신호의 로딩이 클 경우 전송과정에서 전송신호의 손실이 커지는 단점이 발생하였다.

3. 발명의 해결방법이 요지 : 본 발명에서는 전송신호의 전송특성을 개선하기 위하여 버스라인의 끝단에 펄스발생수단과 드라이빙수단으로 구성된 로딩보상회로를 구비하여 전송신호의 전송과정에서 발생되는 손실을 보상하므로써 전송신호의 전송특성을 개선하였다.

4. 발명의 중요한 용도 : 전송특성이 개선된 반도체 장치.

Description

버스라인의 로딩보상회로를 구비하는 반도체장치.

제1도는 종래의 버스라인의 연결상태를 보여주는 회로도.

제2도는 본 발명이 실시예에 따라 로딩보상회로가 부가된 버스라인의 연결상태를 보여주는 회로도.

제3도는 제1도에 따른 전송신호의 파형도.

제4도는 제2도에 따른 전송신호의 파형도.

본 발명의 반도체 메모리장치에 관한 것으로, 특히 버스라인의 로딩이 큰 경우 버스라인상에 로딩보상회로를 구비하여 전송신호의 전송특성을 개선한 반도체장치에 관한 것이다.

반도체장치의 집적도가 높아지면서 칩내부를 구성하는 회로들 및 소자들의 크기는 점점 더 줄어들고 있다. 그러나, 반도체장치이 칩사이즈는 줄어들지 않고 오히려 커지는 추세이므로, 반도체장치를 구성하는 전송라인들 예를 들어, 입출력라인 및 데이터라인등과 같은 전송라인들의 길이는 예전보다 길어지고 있으므로 상기 전송라인들이 담당해야 할 소자들의 숫자 또한 늘어나고 있다. 따라서, 상기 회로들 및 소자들을 구동하기 위한 버스라인의 로딩도 매우 커지는 추세이다. 한편 반도체장치는 고속동작을 추구하고 있다. 현재의 고집적 및 고속동작용 메모리장치에서 상술한 전송라인들이 소모하는 지연시간을 줄이는 문제의 중요도는 점점 커지고 있다. 즉, 집적화된 현재의 메모리장치의 고속동작을 위해서 소자들 및 회로들사이를 연결하는 버스라인의 응답특성 및 전송특성이 개선되지 않으면 안된다.

제1도는 종래의 버스라인의 연결상태를 보여주는 회로도이다.

제1도를 참조하면, 전송신호 IN은 드라이버(driver)(100)를 구성하는 인버터(101)의 입력단에 접속된다. 상기 인버터(101)의 출력단에는 버스라인(200)이 일단이 접속되고 상기 버스라인(200)의 타단은 리시버(receiver)(300)를 구성하는 인버터(301)의 입력단에 접속된다. 상기 리시버(300)를 구성하는 인버터(301)의 출력단에는 출력신호 OUT가 출력된다.

상기 제1도와 같은 회로도에서 전송신호 IN는 드라이버(100)를 구성하는 인버터(101)로 전달되고 이에 따라 상기 드라이버(100)에서 출력되는 신호는 리시버(300)를 구성하는 인버터(301)로 전달된다. 이러한 드라이버(100)와 리시버(300) 사이에는 버스라인(200)이 접속되는데 상기 버스라인(200)은 본질적으로 소정의 로딩(loading)을 가지고 있으며 상기 버스라인(200)의 로딩크기에 따라 전송신호 IN의 전송특성이 정해진다. 상기 로딩은 레지스턴스(resistance)성분 R과 캐패시턴스(capacitance)성분 C로 나뉘어지고 이러한 R의 C의 값에 따라 전송속도 및 전송효율등과 같은 전송특성이 결정된다. 이러한 R×C는 당분야에 널리 알려진 시정수(time constanct)이다.

버스라인의 로딩을 줄여 전송신호이 지연시간을 작게하는 것은 고속동작에 유리하다. 따라서 고속전송을 위해서는 R×C시정수값이 작은 것이 유리하므로 상기 R×C시정수값을 줄이기 위한 부단한 노력들이 실행되어 왔다. 이를 위하여 상기 버스라인들간의 공간을 적절히 조정하여 상기 버스라인들의 캐패시티브 로딩(capacitive loading)을 줄이고자 하는 방법. 드라이버사이즈를 크게하는 방법 또는 칩이키텍쳐(chip architecture)를 적절히 하여 상기 버스라인의 길이가 최소가 되도록 하는 방법등에 대한 연구들이 진행되고 있으나 이러한 방법으로 상기 버스라인의 전송특성을 개선하는 데는 한계가 있다. 즉, 상기 버스라인들간의 공간을 크게 하면 칩사이즈가 켜져 집적화에 불리하므로 무한정 크게만 설계할 수가 없게 된다. 또, 드라이버를 너무 크게 하면 주변회로가 차지하는 면적이 커져 칩효율이 떨어질 뿐만 아니라 전류소모 및 피크전류로 인한 노이즈의 영향 또한 심각하다. 또한 칩아키텍쳐를 결정짓는 요소는 버스라인의 길이 보다도 전체 로직회로들(logic circuits)의 배치나 본딩패드의 위치 및 코아(core)의 구성방법에 더욱 의존하므로 상기 버스라인이 지연시간을 줄이는 데는 한계가 있다.

따라서 본 발명의 목적은 버스라인상에 버스라인의 전송특성을 개선하여 고속으로 신호를 전송하는 로딩보상회로를 구비하는 반도체장치를 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위하여 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 본 발명에 따른 반도체장치는, 하나 이상의 드라이버단과 ; 하나 이상의 리시버단과 ;

상기 드라이버단가 상기 리시버단사이의 상기 버스라인의 소정의 지점에 위치하며, 소정의 펄스신호를 출력하는 하나 이상의 펄스발생수단과, 상기 펄스신호에 응답하여 상기 드라이버단이 출력신호를 드라이브시키는 하나 이사의 드라이빙수단으로 이루어진 로딩보상수단을 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 이용하여 본 발명에 따른 반도체장치이 로디보상회로에 대한 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동작을 하는 소자들 및 회로들에 대해서는 가능한한 어느 곳에서든지 동일한 참조부호 및 동일 참조번호를 사용하겠다.

제2도는 본 발명의 실시예에 따라 로딩보상회로가 부가된 버스라인의 연결상태를 보여주는 회로도이다.

버스라인(200)과 리시버(300)를 구성하는 인버터(301)사이에 형성된 로딩보상회로(400)를 제외하면 제2도는 상기 제1도의 구성과 동일하다. 상기 로딩보사회로(400)는 제1펄스발생회로(410)와 제2펄스발생회로(420) 및 드라이빙수단(430)으로 구성딘다. 상기 제1펄스발생회로(410)은 직렬접속된 인버터들(411, 412, 413)로 구성되는 지연수단과 상기 지연수단의 출력신호와 직접적인 버스라인의 출력을 게이팅하는 낸드게이트(414)로 구성된다. 상기 제2펄스발생회로(420)은 직렬접속된 인버터들(421, 422, 423)로 구성되는 지연수단과 상기 지연수단의 출력신호와 직접적인 버스라인이 출력을 게이팅하는 노아케이트(424)로 구성된다. 상기 낸드게이트(414)와 노아게이트(424)의 출력단은 드라이빙수단(430)을 구성하는 피모오스 트랜지스터(431)와 엔모오스 트랜지스터(432)의 게이트에 각각 접속된다. 상기 피모오스 트랜지스터(431)는 소오스가 전원전압단자 VDD와 접속되고 드레인이 상기 엔모오스 트랜지스터(432)이 드레인과 접속된다. 상기 엔모오스 트랜지스터(432)의 소오스는 접지전압단자 VSS와 접속된다. 상기 피모오스 트랜지스터(431)와 엔모오스 트랜지스터(432)의 드레인 사이의 노드 N3는 리시버(300)를 구성하는 인버터(301)의 입력단과 접속된다. 나머지 구성은 상기 제1도와 동일하다.

이어서 제2도로 도시한 본 발명이 실시예에 따른 버스라인에 대한 동작특성이 설명된다.

노드 N1와 노드 N2를 드라이브(drive)하는 낸드게이트(414)와 노아게이트(424)의 트립포인트(trip point)를 적절히 조절하므로서 드레시홀드 전압정도의 레벨변화가 상기 버스라인의 끝단인 노드 N_B에 있을 때, 이틀 감지하여 상기 피모오스 트랜지스터(431) 또는 엔모오스 트랜지스터(432)를 잠시동안 구동하므로서 상기 버스라인(200)의 로딩으로 발생되는 전송신호의 로스(loss)를 보상하여 전송특성을 개선하여 주는 것이 상기 로딩 보상회로의 핵심적인 특징이다.

전송신호 IN이 '하이'에서 '로우'로 천이할 경우, 제2펄스발생회로(420)에서 포지티브퍼스를 발생시키므로서 엔모오스 트랜지스터(432)를 도통시키고, 이에 따라 노드 N3에 인가되는 신호의 방전동작이 고속으로 수행된다. 또한 전송신호 IN이 '로우'에서 '하이'로 천이할 경우에는 제1펄스발생회로(410)에서 네가티브펄스를 발생시키므로서 피모오스 트랜지스터(431)을 도통시키고, 이에 따라 전원전압이 공급되어 상기 노드 N3의 전압충전은 고속으로 수행된다. 이에 따라, 상기 버스라인(200)을 통하여 전송되는 과정에서 발생되는 전송라인 IN의 로스(loss)는 보상된다. 즉, 상기 로딩보상수단은 전송신호 IN의 반전된 신호가 '하이'에서 '로우' 또는 '로우'에서 '하이'로 천이할 때 노드 N3의 전위가 적정수준에 도달했을 때 동작되어 전송신호 IN의 로스를 최소화해주는 역할를 한다.

제3도는 제1도에 따른 전송신호의 파형도이고, 제4도는 제2도에 따른 전송신호의 파형도이다.

전술한 바와 같이 제1도에 따른 종래기술에 의한 버스라인의 연결방법에 있어서, 버스라인의 끝단 노드 N_B는 상기 버스라인의 R×C시정수에 의하여 제3도에 나타난 것처럼 전송신호 IN이 펄스형태로 입력되는 경우, 상기 전송신호 IN의 정보가 충분히 리시버(300)쪽에 전달되지 못하여 출력신호 OUT로 상기 전송신호 IN를 충분하게 재현하지 못하게 된다. 이와 같은 버스라인은 고집적화되고 고주파동작을 하는 현재의 반도체 장치에 적용하는데 있어서 기본적인 제약이었다.

그러나 본 발명의 개념을 적용하면 상기이 문제점을 해결딘다. 즉, 버스라인의 끝단쪽에 상기 버스라인을 통과하는 신호의 천이를 감지하여 상기 버스라인의 천이를 도와주는 로딩보상회로를 부가함으로써 숏펄스(short pulse)형태의 전송신호 IN에 대응하여 충분한 신호의 출력신호 OUT이 출력됨이 제4도에 잘 나타나 있다.

전술한 바와 같이, 본 발명이 로딩보상수단을 고집적화 및 고주파동작을 하는 반도체 장치에 적용하므로서, 버스라인자체이 R×C시정수에 의한 기본적인 지연시간을 줄이는 문제가 해소된다. 이에 따라 고속동작하는 반도체 장치에 효과적인 버스라인이 구현된다. 더불어 전송신호에 따른 출력신호의 파형이 충분히 나타나게 되어 전송특성이 개선된다.

물론 본 발명의 사상에서 벗어남이 없이, 통상의 지식을 가진 자에 의하여 본 발명은 충분히 변경 및 수정이 가능함은 자명하다.

Claims (3)

1. 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체 장치에 있어서, 하나 이상의 드라이버단과 ; 하나 이상의 리시버단과 ; 상기 드라이버단과 상기 리시버단사이의 상기 버스라인의 소정의 지점에 위치하며, 소정이 펄스신호를 출력하는 하나 이상의 펄스발생수단과, 상기 펄스신호에 응답하여 상기 드라이버단의 출력신호를 드라이브시키는 하나 이상의 드라이빙수단으로 이루어진 로딩보상수단을 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 펄스발생수단이 소정이 네가티브펄스신호를 발생시키는 제1발생수단과, 소정의 포지티브펄스신호를 발생시키는 제2발생수단으로 구성되는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 드라이빙수단이 상기 펄스발생수단의 출력이 게이트에 접속된 하나 이상의 인버터단으로 구성되는 것을 특징으로 하는 반도체장치.