JPH0982092A - バスラインのローディング補償回路を具備する半導体装置 - Google Patents
バスラインのローディング補償回路を具備する半導体装置Info
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- JPH0982092A JPH0982092A JP8187834A JP18783496A JPH0982092A JP H0982092 A JPH0982092 A JP H0982092A JP 8187834 A JP8187834 A JP 8187834A JP 18783496 A JP18783496 A JP 18783496A JP H0982092 A JPH0982092 A JP H0982092A
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- JP
- Japan
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- bus line
- signal
- pulse
- semiconductor device
- transmission
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
(57)【要約】
【課題】 バスラインのローディング補償回路を具備す
る半導体装置を提供する。 【解決手段】 一つ以上のドライバ端１００と、一つ以
上のレシーバ端３００と、前記ドライバ端１００と前記
レシーバ端３００との間のバスライン２００の所定の地
点に位置し、所定のパルス信号を出力する一つ以上のパ
ルス発生手段４１０、４２０と、前記パルス信号に応答
し前記ドライバ端１００の出力信号をドライブさせる一
つ以上のドライビング手段４３０よりなったローディン
グ補償手段４００とを含むことにより、バスライン２０
０自体のＲ×Ｃ時定数により基本的に発生する遅延時間
が減少する。かつ、伝送信号による出力信号の波形が十
分に現れて伝送特性が改善される。
る半導体装置を提供する。 【解決手段】 一つ以上のドライバ端１００と、一つ以
上のレシーバ端３００と、前記ドライバ端１００と前記
レシーバ端３００との間のバスライン２００の所定の地
点に位置し、所定のパルス信号を出力する一つ以上のパ
ルス発生手段４１０、４２０と、前記パルス信号に応答
し前記ドライバ端１００の出力信号をドライブさせる一
つ以上のドライビング手段４３０よりなったローディン
グ補償手段４００とを含むことにより、バスライン２０
０自体のＲ×Ｃ時定数により基本的に発生する遅延時間
が減少する。かつ、伝送信号による出力信号の波形が十
分に現れて伝送特性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にバスラインのローディングが大きい場合、バ
スライン上にローディング補償回路を具備し伝送信号の
伝送特性を改善した半導体装置に関する。
係り、特にバスラインのローディングが大きい場合、バ
スライン上にローディング補償回路を具備し伝送信号の
伝送特性を改善した半導体装置に関する。
【０００２】
【従来の技術】半導体装置の集積度が高まるにつれてチ
ップの内部を構成する素子の大きさも段々小型化してい
る。ところが、半導体装置のチップのサイズはかえって
大きくなる趨勢にあるので、半導体装置を構成する伝送
ライン、例えば入出力ライン及びデータラインは以前よ
り長くなっており、また前記伝送ラインが担当する回路
及び素子の数も同じく増加している。したがって、前記
回路及び素子を駆動するためのバスラインのローディン
グもますます大きくなる趨勢である。一方、半導体装置
は高速作動を追求している。現在の高集積及び高速作動
用の半導体装置では前述した伝送ラインで発生する遅延
時間を減らすことが段々大事になりつつある。即ち、高
集積化された現在の半導体装置の高速作動のためには、
素子及び回路間を連結するバスラインの応答特性及び伝
送特性が改善されるべきである。
ップの内部を構成する素子の大きさも段々小型化してい
る。ところが、半導体装置のチップのサイズはかえって
大きくなる趨勢にあるので、半導体装置を構成する伝送
ライン、例えば入出力ライン及びデータラインは以前よ
り長くなっており、また前記伝送ラインが担当する回路
及び素子の数も同じく増加している。したがって、前記
回路及び素子を駆動するためのバスラインのローディン
グもますます大きくなる趨勢である。一方、半導体装置
は高速作動を追求している。現在の高集積及び高速作動
用の半導体装置では前述した伝送ラインで発生する遅延
時間を減らすことが段々大事になりつつある。即ち、高
集積化された現在の半導体装置の高速作動のためには、
素子及び回路間を連結するバスラインの応答特性及び伝
送特性が改善されるべきである。
【０００３】図１は従来のバスラインの連結状態を示す
回路図である。図１を参照すると、伝送信号ＩＮはドラ
イバ１００を構成するインバーター１０１の入力端に接
続される。前記インバーター１０１の出力端ＮAにはバ
スライン２００の一端が接続され、前記バスライン２０
０の他端はレシーバ３００を構成するインバーター３０
１の入力端ＮBに接続される。前記レシーバ３００を構
成するインバーター３０１の出力端では出力信号ＯＵＴ
が出力される。
回路図である。図１を参照すると、伝送信号ＩＮはドラ
イバ１００を構成するインバーター１０１の入力端に接
続される。前記インバーター１０１の出力端ＮAにはバ
スライン２００の一端が接続され、前記バスライン２０
０の他端はレシーバ３００を構成するインバーター３０
１の入力端ＮBに接続される。前記レシーバ３００を構
成するインバーター３０１の出力端では出力信号ＯＵＴ
が出力される。
【０００４】前記図１のような回路図で、伝送信号ＩＮ
はドライバ１００を構成するインバーター１０１に伝達
され、したがって前記ドライバ１００から出力される信
号はレシーバ３００を構成するインバーター３０１に伝
達される。このようなドライバ１００とレシーバ３００
との間にはバスライン２００が接続されるが、前記バス
ライン２００のローディングの大きさにより伝送信号Ｉ
Ｎの伝送特性が決められる。前記ローディングはレジス
タンス成分のＲとキャパシタンス成分のＣとに分けら
れ、このＲとＣの値に応じて伝送速度及び伝送効率等の
伝送特性が決定される。このようなＲ×Ｃは当分野にお
いて広く知られた時定数である。
はドライバ１００を構成するインバーター１０１に伝達
され、したがって前記ドライバ１００から出力される信
号はレシーバ３００を構成するインバーター３０１に伝
達される。このようなドライバ１００とレシーバ３００
との間にはバスライン２００が接続されるが、前記バス
ライン２００のローディングの大きさにより伝送信号Ｉ
Ｎの伝送特性が決められる。前記ローディングはレジス
タンス成分のＲとキャパシタンス成分のＣとに分けら
れ、このＲとＣの値に応じて伝送速度及び伝送効率等の
伝送特性が決定される。このようなＲ×Ｃは当分野にお
いて広く知られた時定数である。
【０００５】バスラインのローディングを減少させ伝送
信号の遅延時間を減らすことは高速作動に有利である。
したがって、高速伝送のためにはＲ×Ｃ時定数値が小さ
いことが有利なので前記Ｒ×Ｃ時定数値を減らすための
努力が絶間なく施されてきた。このために、前記バスラ
イン間の空間を適切に調整し前記バスラインのキャパシ
ティブローディングを減らす方法、ドライバサイズを大
きくする方法またはチップアーキテクチャーを適切に調
節し前記バスラインの長さを最小にする方法等の研究が
施されているが、このような方法により前記バスライン
の伝送特性を改善するには限界がある。即ち、前記バス
ライン間の空間を大きくするとチップのサイズが大きく
なり集積化に不利である。かつ、ドライバが大き過ぎる
と、周辺回路が占める面積が広過ぎてチップの効率が落
ちる上に電流の消耗及びピーク電流によるノイズの影響
もまた深刻になる。かつ、チップアーキテクチャーを決
定する要素はバスラインの長さよりも全体ロジック回路
の配置やボンディングパッドの位置及びコアの構成方法
になおさら依存するので、前記チップアーキテクチャー
を適切に調節して前記バスラインの遅延時間を減らすに
は限界がある。
信号の遅延時間を減らすことは高速作動に有利である。
したがって、高速伝送のためにはＲ×Ｃ時定数値が小さ
いことが有利なので前記Ｒ×Ｃ時定数値を減らすための
努力が絶間なく施されてきた。このために、前記バスラ
イン間の空間を適切に調整し前記バスラインのキャパシ
ティブローディングを減らす方法、ドライバサイズを大
きくする方法またはチップアーキテクチャーを適切に調
節し前記バスラインの長さを最小にする方法等の研究が
施されているが、このような方法により前記バスライン
の伝送特性を改善するには限界がある。即ち、前記バス
ライン間の空間を大きくするとチップのサイズが大きく
なり集積化に不利である。かつ、ドライバが大き過ぎる
と、周辺回路が占める面積が広過ぎてチップの効率が落
ちる上に電流の消耗及びピーク電流によるノイズの影響
もまた深刻になる。かつ、チップアーキテクチャーを決
定する要素はバスラインの長さよりも全体ロジック回路
の配置やボンディングパッドの位置及びコアの構成方法
になおさら依存するので、前記チップアーキテクチャー
を適切に調節して前記バスラインの遅延時間を減らすに
は限界がある。
【０００６】
【発明が解決しようとする課題】本発明は、前述した従
来の問題点を解決するために案出されたものであり、バ
スライン上に、バスラインの伝送特性を改善し高速で信
号を伝送するローディング補償回路を具備する半導体装
置を提供することにその目的がある。
来の問題点を解決するために案出されたものであり、バ
スライン上に、バスラインの伝送特性を改善し高速で信
号を伝送するローディング補償回路を具備する半導体装
置を提供することにその目的がある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
めに本発明の半導体装置は、一つ以上のドライバ端と、
一つ以上のレシーバ端と、前記ドライバ端と前記レシー
バ端との間の前記バスラインの所定の地点に位置し、所
定のパルス信号を出力する一つ以上のパルス発生手段
と、前記パルス信号に応答し前記ドライバ端の出力信号
をドライブさせる一つ以上のドライビング手段よりなっ
たローディング補償手段とを含むことを特徴とする。
めに本発明の半導体装置は、一つ以上のドライバ端と、
一つ以上のレシーバ端と、前記ドライバ端と前記レシー
バ端との間の前記バスラインの所定の地点に位置し、所
定のパルス信号を出力する一つ以上のパルス発生手段
と、前記パルス信号に応答し前記ドライバ端の出力信号
をドライブさせる一つ以上のドライビング手段よりなっ
たローディング補償手段とを含むことを特徴とする。
【０００８】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。同一の構成及び動作をする
素子及び回路においては、図面に関係なくできる限り同
一参照符号及び同一参照番号を用いることにする。
明をさらに詳細に説明する。同一の構成及び動作をする
素子及び回路においては、図面に関係なくできる限り同
一参照符号及び同一参照番号を用いることにする。
【０００９】図２は本発明の実施例によりローディング
補償回路が付加されたバスラインの連結状態を示す回路
図である。
補償回路が付加されたバスラインの連結状態を示す回路
図である。
【００１０】バスライン２００とレシーバ３００を構成
するインバーター３０１との間に形成されたローディン
グ補償回路４００を除くと、図２は前記図１の構成と同
一である。前記ローディング補償回路４００は第１パル
ス発生回路４１０と第２パルス発生回路４２０及びドラ
イビング手段４３０より構成される。前記第１パルス発
生回路４１０は、直列接続されたインバーター４１１，
４１２，４１３より構成される遅延手段と前記遅延手段
の出力手段と直接に入力されるバスラインの出力をゲー
トするナンドゲート４１４より構成される。前記第２パ
ルス発生回路４２０は直列接続されたインバーター４２
１，４２２，４２３より構成される遅延手段と前記遅延
手段の出力信号と直接入力されるバスラインの出力をゲ
ートするノアゲート４２４より構成される。前記ナンド
ゲート４１４とノアゲート４２４の出力端Ｎ１，Ｎ２は
ドライビング手段４３０を構成するＰＭＯＳトランジス
タ４３１とＮＭＯＳトランジスタ４３２のゲートにそれ
ぞれ接続される。前記ＰＭＯＳトランジスタ４３１はソ
ースが電源電圧端子ＶＣＣと接続され、ドレインが前記
ＮＭＯＳトランジスタ４３２のドレインと接続される。
前記ＮＭＯＳトランジスタ４３２のソースは接地電圧端
子ＶＳＳと接続される。前記ＰＭＯＳトランジスタ４３
１とＮＭＯＳトランジスタ４３２の接続ノードＮ３はレ
シーバ３００を構成するインバーター３０１の入力端と
接続される。残りの構成は前記図１と同一である。
するインバーター３０１との間に形成されたローディン
グ補償回路４００を除くと、図２は前記図１の構成と同
一である。前記ローディング補償回路４００は第１パル
ス発生回路４１０と第２パルス発生回路４２０及びドラ
イビング手段４３０より構成される。前記第１パルス発
生回路４１０は、直列接続されたインバーター４１１，
４１２，４１３より構成される遅延手段と前記遅延手段
の出力手段と直接に入力されるバスラインの出力をゲー
トするナンドゲート４１４より構成される。前記第２パ
ルス発生回路４２０は直列接続されたインバーター４２
１，４２２，４２３より構成される遅延手段と前記遅延
手段の出力信号と直接入力されるバスラインの出力をゲ
ートするノアゲート４２４より構成される。前記ナンド
ゲート４１４とノアゲート４２４の出力端Ｎ１，Ｎ２は
ドライビング手段４３０を構成するＰＭＯＳトランジス
タ４３１とＮＭＯＳトランジスタ４３２のゲートにそれ
ぞれ接続される。前記ＰＭＯＳトランジスタ４３１はソ
ースが電源電圧端子ＶＣＣと接続され、ドレインが前記
ＮＭＯＳトランジスタ４３２のドレインと接続される。
前記ＮＭＯＳトランジスタ４３２のソースは接地電圧端
子ＶＳＳと接続される。前記ＰＭＯＳトランジスタ４３
１とＮＭＯＳトランジスタ４３２の接続ノードＮ３はレ
シーバ３００を構成するインバーター３０１の入力端と
接続される。残りの構成は前記図１と同一である。
【００１１】次いで、図２に示された本発明の実施例に
よるバスラインの動作特性を説明する。
よるバスラインの動作特性を説明する。
【００１２】スレショルド電圧程度のレベル変化が前記
バスラインの先端のノードＮBに起こる時、これを感知
し前記ＰＭＯＳトランジスタ４３１またはＮＭＯＳトラ
ンジスタ４３２をしばらく駆動することにより前記バス
ライン２００のローディングにより発生する伝送信号の
ロスを補い、したがって前記伝送信号の伝送特性を改善
することが前記ローディング補償回路の核心的な特徴で
ある。これはノードＮ１とノードＮ２をドライブするナ
ンドゲート４１４とノアゲート４２４のトリップポイン
トを適切に調節することにより可能である。
バスラインの先端のノードＮBに起こる時、これを感知
し前記ＰＭＯＳトランジスタ４３１またはＮＭＯＳトラ
ンジスタ４３２をしばらく駆動することにより前記バス
ライン２００のローディングにより発生する伝送信号の
ロスを補い、したがって前記伝送信号の伝送特性を改善
することが前記ローディング補償回路の核心的な特徴で
ある。これはノードＮ１とノードＮ２をドライブするナ
ンドゲート４１４とノアゲート４２４のトリップポイン
トを適切に調節することにより可能である。
【００１３】伝送信号ＩＮが“ハイ”から“ロー”に立
ち下がる場合、第２パルス発生回路４２０がポジティブ
パルスを発生させるのでＮＭＯＳトランジスタ４３２を
導通させ、したがってノードＮ３に印加される信号の放
電動作が高速で行われる。かつ、伝送信号ＩＮが“ロ
ー”から“ハイ”に立ち上がる場合には、第１パルス発
生回路４１０がネガティブパルスを発生させるのでＰＭ
ＯＳトランジスタ４３１を導通させ、したがって電源電
圧が供給され前記ノードＮ３の電圧充電は高速で行われ
る。したがって、前記バスライン２００を通して伝送さ
れる過程で発生される伝送信号ＩＮのロスは補われる。
ち下がる場合、第２パルス発生回路４２０がポジティブ
パルスを発生させるのでＮＭＯＳトランジスタ４３２を
導通させ、したがってノードＮ３に印加される信号の放
電動作が高速で行われる。かつ、伝送信号ＩＮが“ロ
ー”から“ハイ”に立ち上がる場合には、第１パルス発
生回路４１０がネガティブパルスを発生させるのでＰＭ
ＯＳトランジスタ４３１を導通させ、したがって電源電
圧が供給され前記ノードＮ３の電圧充電は高速で行われ
る。したがって、前記バスライン２００を通して伝送さ
れる過程で発生される伝送信号ＩＮのロスは補われる。
【００１４】即ち、前記ローディング補償手段は、伝送
信号ＩＮの反転された信号が“ハイ”から“ロー”また
は“ロー”から“ハイ”に遷移する場合、ノードＮ３の
電位が適正レベルに至った時作動され、伝送信号ＩＮの
ロスを最少化させる役割を果たす。
信号ＩＮの反転された信号が“ハイ”から“ロー”また
は“ロー”から“ハイ”に遷移する場合、ノードＮ３の
電位が適正レベルに至った時作動され、伝送信号ＩＮの
ロスを最少化させる役割を果たす。
【００１５】図３は図２による伝送信号の波形図であ
り、図４は図２による伝送信号の波形図である。
り、図４は図２による伝送信号の波形図である。
【００１６】前述したように、図１の従来の技術による
バスラインの連結方法において、図３に示されたように
伝送信号ＩＮがパルス形態に入力される場合、前記伝送
信号ＩＮの情報が前記バスラインのＲ×Ｃ時定数により
バスラインの先端のノードＮBに十分に伝達されない。
したがって、前記伝送信号ＩＮの情報が十分にレシーバ
３００の方に伝達されなくなり、出力信号ＯＵＴも前記
伝送信号ＩＮを十分に再現できなくなる。したがって、
前記従来の技術によるバスラインの連結方法を高集積化
され高周波作動をする現在の半導体装置に適用するには
基本的な制約が伴う。
バスラインの連結方法において、図３に示されたように
伝送信号ＩＮがパルス形態に入力される場合、前記伝送
信号ＩＮの情報が前記バスラインのＲ×Ｃ時定数により
バスラインの先端のノードＮBに十分に伝達されない。
したがって、前記伝送信号ＩＮの情報が十分にレシーバ
３００の方に伝達されなくなり、出力信号ＯＵＴも前記
伝送信号ＩＮを十分に再現できなくなる。したがって、
前記従来の技術によるバスラインの連結方法を高集積化
され高周波作動をする現在の半導体装置に適用するには
基本的な制約が伴う。
【００１７】ところが、本発明の概念が適用されると、
前記の問題点は解決される。即ち、バスラインの先端の
方に、前記バスラインを通過する信号の遷移を感知し前
記バスラインの遷移を助けるローディング補償回路を付
加することにより、ショートパルス形態の伝送信号ＩＮ
に対応して十分に再現された出力信号ＯＵＴが出力され
ることが図４に詳しく示されている。
前記の問題点は解決される。即ち、バスラインの先端の
方に、前記バスラインを通過する信号の遷移を感知し前
記バスラインの遷移を助けるローディング補償回路を付
加することにより、ショートパルス形態の伝送信号ＩＮ
に対応して十分に再現された出力信号ＯＵＴが出力され
ることが図４に詳しく示されている。
【００１８】
【発明の効果】本発明のローディング補償手段を高集積
化及び高周波作動をする半導体装置に適用することによ
り、バスライン自体のＲ×Ｃ時定数により基本的に発生
する遅延時間が減少する。したがって、高速作動する半
導体装置に効果的なバスラインが具現される。かつ、伝
送信号による出力信号の波形が十分に現れて伝送特性が
改善される。
化及び高周波作動をする半導体装置に適用することによ
り、バスライン自体のＲ×Ｃ時定数により基本的に発生
する遅延時間が減少する。したがって、高速作動する半
導体装置に効果的なバスラインが具現される。かつ、伝
送信号による出力信号の波形が十分に現れて伝送特性が
改善される。
【００１９】かつ、本発明の思想内で、通常の知識を有
する者により変形や修正が可能であることは明白であ
る。
する者により変形や修正が可能であることは明白であ
る。
【図１】 従来のバスラインの連結状態を示した回路図
である。
である。
【図２】 本発明の実施例によりローディング補償回路
が付加されたバスラインの連結状態を示した回路図であ
る。
が付加されたバスラインの連結状態を示した回路図であ
る。
【図３】 図１による伝送信号の波形図である。
【図４】 図２による伝送信号の波形図である。
１００ ドライバ、１０１ インバーター、２００ バ
スライン、２０１〜２０４ レジスタンス成分、２０５
〜２０９ キャパシタンス成分、３００ レシーバ、３
０１ インバーター、４００ ローディング補償回路、
４１０ 第１パルス発生回路、４１１，４１２，４１３
インバーター、４１４ ナンドゲート、４２０ 第２
パルス発生回路、４２１，４２２，４２３ インバータ
ー、４２４ノアゲート、４３０ ドライビング手段、４
３１ ＰＭＯＳトランジスタ、４３２ ＮＭＯＳトラン
ジスタ
スライン、２０１〜２０４ レジスタンス成分、２０５
〜２０９ キャパシタンス成分、３００ レシーバ、３
０１ インバーター、４００ ローディング補償回路、
４１０ 第１パルス発生回路、４１１，４１２，４１３
インバーター、４１４ ナンドゲート、４２０ 第２
パルス発生回路、４２１，４２２，４２３ インバータ
ー、４２４ノアゲート、４３０ ドライビング手段、４
３１ ＰＭＯＳトランジスタ、４３２ ＮＭＯＳトラン
ジスタ
Claims (3)
- 【請求項１】 ドライバ端と、 レシーバ端と、 前記ドライバ端と前記レシーバ端とを連結するバスライ
ンの所定の地点に位置し、所定のパルス信号を出力する
一つ以上のパルス発生手段と、 前記パルス信号に応答し前記ドライバ端の出力信号をド
ライブさせる一つ以上のドライビング手段とからなるロ
ーディング補償手段とを含むことを特徴とする半導体装
置。 - 【請求項２】 前記パルス発生手段は、所定のネガティ
ブパルス信号を発生させる第１発生手段と、所定のポジ
ティブパルス信号を発生させる第２発生手段とより構成
されることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ドライビング手段は、前記パルス発
生手段の出力がゲートに接続された一つ以上のインバー
ター端より構成されることを特徴とする請求項１に記載
の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021212A KR0150160B1 (ko) | 1995-07-19 | 1995-07-19 | 버스라인의 로딩보상회로를 구비하는 반도체장치 |
| KR1995-P-021212 | 1995-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982092A true JPH0982092A (ja) | 1997-03-28 |
Family
ID=19420931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187834A Pending JPH0982092A (ja) | 1995-07-19 | 1996-07-17 | バスラインのローディング補償回路を具備する半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5999031A (ja) |
| JP (1) | JPH0982092A (ja) |
| KR (1) | KR0150160B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897713B1 (en) | 2002-02-14 | 2005-05-24 | Rambus Inc. | Method and apparatus for distributed voltage compensation with a voltage driver that is responsive to feedback |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6354014A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JP2864494B2 (ja) * | 1988-03-03 | 1999-03-03 | 日本電気株式会社 | 半導体集積回路 |
| JP3605122B2 (ja) * | 1991-12-13 | 2004-12-22 | テキサス インスツルメンツ インコーポレイテツド | 補償回路と遅延を補償する方法 |
| US5218237A (en) * | 1992-01-02 | 1993-06-08 | Etron Technology Inc. | Circuit forming output pulse a selected delay after initiating pulse |
| JPH07154221A (ja) * | 1993-11-25 | 1995-06-16 | Nec Corp | 遅延回路 |
| KR970005570B1 (ko) * | 1994-07-14 | 1997-04-17 | 현대전자산업 주식회사 | 데이타 출력버퍼 |
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