JPH11103248A

JPH11103248A - 半導体集積回路

Info

Publication number: JPH11103248A
Application number: JP10216296A
Authority: JP
Inventors: Toru Iwata; 徹岩田; Hironori Akamatsu; 寛範赤松; Takashi Hirata; 貴士平田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-07-30
Filing date: 1998-07-30
Publication date: 1999-04-13

Abstract

(57)【要約】【課題】ドライバ回路の動作に伴うドライバ電源の変
動を緩和し、データを高速かつ正確に送信可能なデータ
出力回路を提供する。【解決手段】本発明の半導体集積回路は、ＭＯＳトラ
ンジスタを有し、負荷をドライブするドライバと、前記
ＭＯＳトランジスタのゲート・ソース間の寄生容量に基
づく前記ＭＯＳトランジスタのソースの電圧変動を緩和
する緩和手段と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に高速に動作するデータ出力回路に関する。

【０００２】

【従来の技術】動画像データなどを処理するために、デ
ータ転送レートの一層の向上が必要となっている。従来
より、データの転送レートを上げるために、複数のデー
タ線を使って同時にデータを転送し、それを高速におこ
なう手法がとられているが、チップ外部とのインタフェ
ースを司るドライバ回路がデータ線毎に必要である。ま
た、ドライバ回路は、負荷容量を駆動するので、高速に
なればなるほど電流消費量が増大する。このため、他の
回路と共通の電源線からドライバ回路に電源を供給する
構成であると、電源供給能力が不足し、電源電位の降下
などを引き起こし、他の回路の動作を不安定にする。こ
の問題を回避するため、従来はドライバ回路のみ独立に
電源ＶＤＤＱおよびＶＳＳＱを設けていた。

【０００３】

【発明が解決しようとする課題】しかしながら、ドライ
バが動作する際に、ドライバを構成するＭＯＳトランジ
スタのゲートとソースの容量結合でソース電位が変動
し、データの遷移速度に悪影響を与える。

【０００４】図１４の（ａ）は、従来の技術がもつ課題
を説明するための回路図であり、図１４の（ｂ）は、我
々が図１４の（ａ）の回路の動作をシミュレートした結
果を示す波形図である。

【０００５】図１４に示すように、１つのデータに対応
するドライバ５がＰ型ＭＯＳトランジスタ１０１および
Ｎ型ＭＯＳトランジスタ１０２で構成されている。

【０００６】図１４の（ｂ）の期間ｔ１に示すように、
ドライバ５に入力される信号がハイレベルからロウレベ
ルに遷移すると、ドライバ５から出力される信号はロウ
レベルからハイレベルに遷移する。その際、ＭＯＳトラ
ンジスタ１０１のゲート・ソース間の寄生容量１１１お
よびＭＯＳトランジスタ１０２のゲート・ソース間の寄
生容量１１２によって、図１４の（ｂ）の期間ｔ１に示
すように、ソース電位ｉｎｔ．ＶＤＤＱおよびｉｎｔ．
ＶＳＳＱは降下する。

【０００７】ドライバ５に印加されている電源ＶＤＤＱ
およびＶＳＳＱは、上述したように、他の回路とは独立
に設けられている。特に、電源が１つのドライバ毎に独
立であると、ドライバ５の電源容量が小さく、さらに、
ドライバ５の電源ノードにはドライバを構成するトラン
ジスタ以外の素子もないため、ドライバ５のトランジス
タのソースとそのトランジスタのゲート間の容量結合に
よって、ドライバ５のゲート電位の変動に応じて、ドラ
イバのトランジスタのソースノードの電位が変動する。
このため、ドライバ５の出力端子であるパッドＰ１の電
位が確定する時間が、理想的な信号と比べて、期間ｔ２
だけ遅れる。

【０００８】特に、ドライバ５が高い周波数で負荷を駆
動する場合、ソースノードの電位が変動することによる
影響は大きい。図１４の（ａ）に示すように、ソースノ
ードは、ボンディングワイヤを介して電源と接続されて
いる。ボンディングワイヤはインダクタンスを有する。
そのインダクタンスは、ソースノードに電荷を供給する
ことおよびソースノードから電荷を排出することを妨げ
る。

【０００９】図１５は、図１４の（ａ）の回路につい
て、ノードＡの電位がハイからロウに遷移する場合の、
ソースノードの電位の変動を我々がシミュレートした結
果を示す図である。具体的には、図１５は、ノードＡの
電位（Ａ２００、Ａ４００、Ａ６００、Ａ８００、Ａ１
０００）が１．５ボルトから０ボルトに変移する時間を
２００ｐ秒から１ｎ秒に変化させた場合のソースノード
の電位（Ｐ２００、Ｐ４００、Ｐ６００、Ｐ８００、Ｐ
１０００）の変化を示している。

【００１０】曲線Ｐ２００は、ノードＡの信号が２００
ｐ秒でハイからロウに遷移する場合、そのソースノード
の電位の変動は、定格電圧の１０％以内に抑えられない
ことを示している。一般に、信号周期に対する遷移期間
（上述した遷移する時間の２倍）の比率は５０％以下で
ある。たとえば、曲線Ｐ２００が、２００ｐ秒でハイか
らロウに遷移し、２００ｐ秒の間ロウを維持し、２００
ｐ秒でロウからハイに遷移し、２００ｐ秒の間ハイを維
持する信号の一部である場合、その信号の周波数は、
１．２５ＧＨｚとなる。ゲート・ソース間の電圧が１．
５Ｖであり、トランジスタのしきい値電圧が０．５Ｖで
ある場合、ソースノードの電位が１０％下がると、トラ
ンジスタの駆動電流が３０％低下し、そのトランジスタ
がオンするタイミングも遅れる。つまり、ドライバが出
力するデータが確定されるまでに、数百ｐ秒の遅延が生
じる。１．２５ＧＨｚ以上の周波数の信号が図１４の
（ａ）のドライバに入力されると、ソースノードの電位
の落ち込みがさらに激しくなり、ドライバが出力するデ
ータの値が確定されるまでの時間がより長くなる。

【００１１】図１５に示すように、図１４の（ａ）の回
路から、１ＧＨｚ以上の周波数でデータを出力すること
は、上述した遅延により、困難となる。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、ドライバに専用電源が供
給される半導体集積回路において、ドライバのゲート電
位の変動によってトライバのソースに現れる電圧変動を
緩和し、これによりデータを高速かつ正確に送信できる
半導体集積回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体集積回路
は、ＭＯＳトランジスタを有し、負荷をドライブするド
ライバと、前記ＭＯＳトランジスタのゲート・ソース間
の寄生容量に基づく前記ＭＯＳトランジスタのソースの
電圧変動を緩和する緩和手段とを備え、そのことにより
上記目的を達成する。

【００１４】前記ドライバが、前記負荷を１ＧＨｚ以上
の周波数で駆動することができる。

【００１５】前記ＭＯＳトランジスタのソースの電位が
第１の電位から前記第１の電位と異なる第２の電位に変
動するとき、前記緩和手段が前記電位変動を抑制するよ
うに前記ソースに電荷を与えてもよい。

【００１６】前記半導体集積回路は、ＭＯＳトランジス
タを有し、前記ドライバが受け取る信号を生成する論理
回路をさらに備え、前記緩和手段が、前記ドライバのＭ
ＯＳトランジスタのソースと前記論理回路のＭＯＳトラ
ンジスタのソースとを第１の電源に接続する接続手段を
有してもよい。

【００１７】前記第１の電源は、接地電源または前記接
地電源より高い電源であってもよい。

【００１８】前記半導体集積回路は、論理回路をさらに
備え、前記緩和手段が、前記ドライバのＭＯＳトランジ
スタのソースと前記ドライバのＭＯＳトランジスタのゲ
ートの電位変動と逆方向に電位変動する、前記論理回路
のノードとを結合するキャパシタを有してもよい。

【００１９】前記キャパシタが、ドレインおよびソース
を結線した電界効果トランジスタから構成されてもよ
い。

【００２０】前記ドライバは、前記ＭＯＳトランジスタ
と直列に接続された他のＭＯＳトランジスタをさらに有
し、前記緩和手段が、第１の電源および前記第１の電源
と異なる第２の電源と、前記ＭＯＳトランジスタのソー
スと前記第１の電源に接続された第１のキャパシタと、
前記他のＭＯＳトランジスタのソースと前記第２の電源
に接続された第２のキャパシタとを有してもよい。

【００２１】前記第１および第２のキャパシタが、ドレ
インおよびソースを結線した電界効果トランジスタから
構成されてもよい。

【００２２】

【発明の実施の形態】本発明による半導体集積回路にお
いては、最終段のドライバ、つまりチップ外部に信号を
出力するドライバがその前段の制御回路に駆動されると
きに、最終段のドライバの電源ノードに発生するノイズ
（変動成分）を、そのノイズと逆相のノイズによって相
殺することによって電源ノードの変動が低減される。

【００２３】以下、本発明の原理を図面を参照しながら
説明する。明細書および図面において、同じ参照符号
は、同じ構成要素を示す。

【００２４】以下に、本発明の原理を図１を用いて説明
する。図１は、本発明の原理を示す図である。

【００２５】本発明の半導体集積回路１１は、負荷８を
駆動するドライバ５と、ドライバ５を制御する制御回路
６と、電圧変動緩和手段１０とを備えている。

【００２６】ドライバ５は、制御回路６からの信号を受
け取り、受け取った信号に基づきパッドＰ１を介して負
荷８を駆動する。ドライバ５は、ＭＯＳトランジスタを
有している。このため、ドライバ５のＭＯＳトランジス
タはゲート・ソース間に寄生容量を有する。

【００２７】ドライバ５のＭＯＳトランジスタのソース
はノード９に接続されている。そのソースには、負荷８
を駆動するための電源が電源ＶＱから供給される。電源
ＶＱは、接地電源であってもよいし、接地電源の電位よ
り高い電位を有する電源であってもよい。

【００２８】ドライバ５はＭＯＳトランジスタを有して
いるため、ゲート・ソース間の寄生容量に基づく電圧変
動の影響をノード９は受けるが、電圧変動緩和手段１０
がその寄生容量に基づく電圧変動を緩和する。具体的に
は、電圧変動緩和手段１０が、制御回路６からの信号、
たとえば電荷を受け取り、その信号に基づき、ゲート・
ソース間の寄生容量によって生じるノイズを抑制する。
言い換えると、電圧変動緩和手段１０は、制御回路６か
らの信号に基づき、ノード９に対してフィードフォワー
ド制御を行う。つまり、電圧変動緩和手段１０は、ドラ
イバ５のＭＯＳトランジスタのソースとそのＭＯＳトラ
ンジスタのゲートとの電位変動とは逆方向に電位変動す
る制御回路６のノードと、ノード９を直接的および／ま
たは間接的に結合する。

【００２９】なお、本発明の半導体集積回路１１は、複
数の電圧変動緩和手段を備えていてもよい。たとえば、
第１の電圧変動緩和手段が接地電源に接続され、第２の
電圧変動緩和手段の一端が接地電位より高い電源に接続
されてもよい。

【００３０】なお、半導体集積回路１１は、ボンディン
グワイヤを介して電源ＶＱに接続されている。つまり、
ボンディングワイヤはインダクタンスＬを有している。
ボンディングワイヤのもつインダクタンスＬは、ノード
９の電荷の供給および排出を妨げる。特に、負荷８が１
ＧＨｚ以上の周波数で駆動される場合、それが顕著に表
れる。しかしながら、上述したように、電圧変動緩和手
段１０がゲート・ソース間の寄生容量に基づく電圧変動
を緩和するため、半導体集積回路１１は１ＧＨｚ以上の
周波数で負荷８を駆動することができる。

【００３１】以下、本発明による半導体集積回路の実施
形態を図面を参照しながら説明する。明細書および図面
において、同じ参照符号は、同じ構成要素を示す。

【００３２】（実施の形態１）以下に、本発明における
半導体集積回路の第１の実施形態を図２を用いて説明す
る。

【００３３】図２の（ａ）は、本発明における半導体集
積回路の第１の実施形態を示す図である。

【００３４】図２の（ａ）の半導体集積回路２１は、ド
ライバ５と、ドライバ５を制御する制御回路６と、電圧
変動緩和手段１０および１０’とを備えている。ドライ
バ５は、Ｐ型ＭＯＳトランジスタ１０１とＮ型ＭＯＳト
ランジスタ１０２を有し、制御回路６はＰ型ＭＯＳトラ
ンジスタ２０１とＮ型ＭＯＳトランジスタ２０２とノー
ド２２を有している。電圧変動緩和手段１０は配線５０
を有し、ノード９とノード２２とを結合する。

【００３５】図２の（ａ）に示すように、ドライバ５を
構成するＰ型ＭＯＳトランジスタ１０１のゲートおよび
ソースは、容量１１１によって互いに電気的に結合して
おり、ドライバ５を構成するＮ型ＭＯＳトランジスタ１
０２のゲートおよびソースは、容量１１２によって互い
に電気的に結合している。同様に、制御回路６を構成す
るＰ型ＭＯＳトランジスタ２０１のゲートおよびソース
は、容量２１１によって互いに電気的に結合しており、
制御回路６を構成するＮ型ＭＯＳトランジスタ２０２の
ゲートおよびソースは、容量２１２によって互いに電気
的に結合している。容量１１１、１１２、２１１および
２１２は、いずれもＭＯＳトランジスタのゲート・ソー
ス間に存在する寄生容量である。

【００３６】図２の（ａ）には、回路中のそれぞれの部
分における電位変動の遷移の方向を示す記号を付してい
る。すなわち図２の（ａ）の記号は、ノードＩＮの電位
がロウからハイに遷移するとき、Ｐ型ＭＯＳトランジス
タ２０１のソースの電位がロウからハイに遷移し、ノー
ドＡの電位がハイからロウに遷移し、Ｐ型ＭＯＳトラン
ジスタ１０１のソースの電位がハイからロウに遷移し、
パッドＰ１の電位がロウからハイに遷移することを示
す。これらの遷移を示す記号は、実線の記号が互いに対
応に対応する。以下で参照する図面についても遷移を示
す記号は同様である。

【００３７】以下に、半導体集積回路２１の動作を図２
の（ｂ）を用いて説明する。

【００３８】図２の（ｂ）は、半導体集積回路２１の各
部における波形を示す図である。図２の（ｂ）に示すよ
うに、ノードＩＮの電位がロウからハイに遷移したとす
ると、容量２１１および２１２によってドライバ５のソ
ース電位ｉｎｔ．ＶＤＤＱおよびｉｎｔ．ＶＳＳＱが上
昇する。制御回路６の出力ノード、つまりドライバ５の
入力ノードＡの電位は、入力に応じてハイからロウに遷
移する。このため、容量１１１および１１２によって、
ドライバ５のソース電位ｉｎｔ．ＶＤＤＱおよびｉｎ
ｔ．ＶＳＳＱが降下しそうになるが、容量２１１および
２１２による電位上昇効果によってソース電位ｉｎｔ．
ＶＤＤＱおよびｉｎｔ．ＶＳＳＱの降下を抑えることが
できる。言い換えると、寄生キャパシタ１１１の影響
で、ノードＡの電位が下がるにしたがってソース電位ｉ
ｎｔ．ＶＤＤＱも下がるが、寄生キャパシタ２１１の影
響で、ノードＩＮの電位が上がるにしたがってソース電
位ｉｎｔ．ＶＤＤＱが上がるため、ソース電位ｉｎｔ．
ＶＤＤＱの変動は緩和される。

【００３９】なお、半導体集積回路２１は、電圧変動緩
和手段１０’である配線５０’を有し、ノード９’とノ
ード２２’とを結合する。このため、ソース電位ｉｎ
ｔ．ＶＳＳＱの変動も同様に緩和される。

【００４０】ＭＯＳトランジスタ１０１、１０２、２０
１および２０２のゲート・ソース間容量１１１、１１
２、２１１および２１２が以下の条件を満たす場合、電
圧変動緩和手段はソース電位の変動を緩和する能力が高
くなる。上記条件とは、ゲート・ソース間容量１１１が
ゲート・ソース間容量２１１とほぼ等しく、ゲート・ソ
ース間容量１１２がゲート・ソース間容量２１２とほぼ
等しくなる場合である。

【００４１】上記条件が満たされない場合、ドライバ５
および制御回路６のトランジスタに寄生するゲート・ソ
ース間容量に加えて、容量素子を設けることによって、
Ｐ型ＭＯＳトランジスタ１０１のゲートとソースとの間
の容量がＰ型ＭＯＳトランジスタ２０１のゲートとソー
スとの間の容量と等しくし、Ｎ型ＭＯＳトランジスタ１
０２のゲートとソースとの間の容量がＮ型ＭＯＳトラン
ジスタ２０２のゲートとソースとの間の容量と等しくし
てもよい。容量素子は、ＭＯＳトランジスタの、ソース
とドレインを結線することにより、形成されてもよい。

【００４２】なお、上記制御回路６は、ＭＯＳトランジ
スタ２０１および２０２からなるＣ−ＭＯＳインバータ
にかぎられない。たとえば、制御回路６は、ＮＡＮＤ回
路やＮＯＲ回路であってもよい。

【００４３】また、図２の（ａ）に示す半導体集積回路
２１は電圧変動緩和手段１０および電圧変動緩和手段１
０’を備えているが、半導体集積回路２１はそれらの電
圧変動緩和手段のうちの一方だけを備えていてもよい。

【００４４】（実施の形態２）以下に、本発明における
半導体集積回路の第２の実施形態を図３を用いて説明す
る。

【００４５】図３の（ａ）は、本発明における半導体集
積回路の第２の実施形態を示す図である。

【００４６】図３の（ａ）の半導体集積回路３１は、ド
ライバ５と、ドライバ５を制御する制御回路６と、電圧
変動緩和手段１０と、電圧変動緩和手段１０’とを備え
ている。ドライバ５は、Ｐ型ＭＯＳトランジスタ１０１
とＮ型ＭＯＳトランジスタ１０２を有し、制御回路６は
Ｐ型ＭＯＳトランジスタ２０１とＮ型ＭＯＳトランジス
タ２０２とノード２３および２３’を有している。電圧
変動緩和手段１０はキャパシタ１１３を有し、ノード９
とノード２３とを結合する。また、電圧変動緩和手段１
０’はキャパシタ１１４を有し、ノード９’とノード２
３’とを結合する。

【００４７】キャパシタ１１３の容量は、Ｐ型ＭＯＳト
ランジスタ１０１のゲートとソースとの間の容量とほぼ
等しいことが好ましい。同様に、キャパシタ１１４の容
量は、Ｎ型ＭＯＳトランジスタ１０２のゲートとソース
との間の容量とほぼ等しいことが好ましい。

【００４８】また、キャパシタ１１３は、図３の（ｂ）
に示すように、ＭＯＳトランジスタのソースとドレイン
を結線することにより形成されることが好ましい。一般
に、ＭＯＳトランジスタのゲート容量は、ゲート・ソー
ス間の容量よりも１桁程度大きい。このため、ゲート容
量を利用したキャパシタ１１３を有する半導体集積回路
の大きさは、ゲート・ソース間の容量を利用したものに
比べて、約１／１０程度小さくなる。同様に、キャパシ
タ１１４は、ＭＯＳトランジスタのソースとドレインを
結線することにより形成されることが好ましい。インバ
ータのファンアウトが４で構成されていた場合を考える
と、制御回路６のゲート・ソース間容量を用いてドライ
バ電源電位の変動を最も小さくしようとすると、制御回
路６のトランジスタサイズを４倍にしなければならない
が、ゲート容量を利用したカップリングキャパシタを用
いる場合は、制御回路６のゲート面積が約１．３倍にな
るのと等しく、消費電流およびレイアウト面積の増加を
抑制することが可能である。

【００４９】一般に、半導体集積回路が、複数の負荷を
駆動するために、複数のドライバを備えている。その場
合、ドライバ５を構成するＭＯＳトランジスタのゲート
の電位遷移によるソース電位の変動量はデータパターン
によって異なる。

【００５０】たとえば、半導体集積回路が８個のドライ
バを備えている場合、すなわち、半導体集積回路が８ビ
ットのデータを出力する場合を考える。８ビットが同時
に、同一方向に遷移する場合、８個のドライバ５のソー
スノードに現われるノイズにより、データ遷移の遅れが
もっとも大きくなる。これは、上述したように、ゲート
・ソース間の寄生容量を介して８個のドライバ５のソー
スノードに現われる、ドライバ５のゲート電位の遷移に
よるノイズが重畳されるからである。この場合をワース
トケースと呼ぶ。

【００５１】また、８ビットのうちの７ビットが同時に
同一方向に遷移し、１ビットだけ異なる方向に遷移する
場合、逆方向に遷移した１ビットのドライバのソースノ
ードに現われるノイズにより、そのビットにおけるデー
タ遷移が加速される。これは、７ビット分のノイズが、
残りの１ビットのゲート・ソース間電位を拡大する方向
に働くからである。この場合をベストケースと呼ぶ。

【００５２】図４は、ベストケースおよびワーストケー
スにおける、従来の半導体集積回路のドライバに入力さ
れる信号とドライバから出力される信号の波形を示して
いる。上述したように、図１４（ａ）に示される従来の
半導体集積回路は、８個のドライバを備えているとす
る。

【００５３】図４に示すように、ワーストケースの場
合、従来の半導体集積回路は正常に動作していない。

【００５４】次に、図３の半導体集積回路３１が８個の
ドライバを備えている場合、すなわち、半導体集積回路
が８ビットのデータを出力する場合を考える。図５は、
ベストケースおよびワーストケースにおける、８個のド
ライバのうちの１つのドライバに入力される信号とドラ
イバから出力される信号の波形を示している。半導体集
積回路３１は、電圧変動緩和手段１０および１０’を備
えているため、ベストケースおよびワーストケースにお
いても、データの伝送が可能である。

【００５５】なお、図５の結果を得たシミュレーション
においては、ワーストケースのノイズを抑える目的で、
図３に示すキャパシタ１１３および１１４の容量値を十
分大きな値に設定したため、ベストケースの波形が乱れ
ている。ワーストケースのノイズの抑制とベストケース
の波形の安定性の両立は、キャパシタ１１３および１１
４の容量値の最適化によって実現できる。

【００５６】なお、図３の（ａ）に示す半導体集積回路
３１は電圧変動緩和手段１０および電圧変動緩和手段１
０’を備えているが、半導体集積回路３１はそれらの電
圧変動緩和手段のうちの一方だけを備えていてもよい。

【００５７】（実施の形態３）以下に、本発明における
半導体集積回路の第３の実施形態を図６を用いて説明す
る。

【００５８】図６は、本発明における半導体集積回路の
第３の実施形態を示す図である。

【００５９】図６の半導体集積回路４１は、Ｎ型ＭＯＳ
インバータであるドライバ５と、ドライバ５を制御する
制御回路６と、電圧変動緩和手段１０とを備えている。
ドライバ５は、Ｎ型ＭＯＳトランジスタ１０４および１
０５を有し、制御回路６はＰ型ＭＯＳトランジスタ２０
３および２０５とＮ型ＭＯＳトランジスタ２０４および
２０６とノード２４を有している。電圧変動緩和手段１
０は配線５１を有し、ノード９とノード２４とを結合す
る。

【００６０】以下に、半導体集積回路４１の動作を説明
する。なお、遷移を示す記号は、実線の記号が互いに対
応し、破線の記号が互いに対応する。以下で参照する図
面についても遷移を示す記号は同様である。

【００６１】ノードＡおよびＢの電位は、非動作時に共
にロウになる。ドライバ５が活性化され、ドライバ５が
ハイレベルの信号を出力するとき、ノードＢの電位だけ
がハイになる。ドライバ５が活性化され、ドライバ５が
ロウレベルの信号を出力するとき、ノードＡの電位だけ
がハイになる。なお、Ｎ型ＭＯＳトランジスタ１０４お
よび１０５が共にオンすると、電源ＶＤＤＱからノード
９へと貫通電流が流れるので、このような論理の組み合
わせは禁止されている。

【００６２】端子Ｃに実線で示された信号が入力される
と、ノードＡの電位がロウからハイに遷移する。この場
合、パッドＰ１の電位は、ハイからロウに遷移する。つ
まり、ノードＡの電位が遷移する方向は、パッドＰ１の
電位が遷移する方向と逆である。このため、ノード９の
電位が上昇するように変動する。この電位の変動は、ド
ライバ５から出力される信号の遷移速度を減少するよう
に作用する。しかしながら、図６の半導体集積回路４１
は電圧変動緩和手段１０を備えているため、実際には、
ドライバ５から出力される信号の遷移速度の減少が緩和
される。

【００６３】その理由は、ノードＡの電位が上昇する際
に、端子Ｃの電位が降下するため、Ｎ型ＭＯＳトランジ
スタ２０６のゲート・ソース間容量によってノード２４
の電位が下がり、ノード２４が電圧変動緩和手段１０に
よってノード９に結合されているため、ノード９の電位
の上昇が緩和される。

【００６４】また、端子Ｃに破線で示された信号が入力
されると、ノードＡの電位がハイからロウに遷移する。
この場合、パッドＰ１の電位は、ロウからハイに遷移す
る。つまり、ノードＡの電位が遷移する方向は、パッド
Ｐ１の電位が遷移する方向と逆である。このため、ノー
ド９の電位が降下するように変動する。この電位の変動
は、ドライバ５から出力される信号の遷移速度を減少す
るように作用する。しかしながら、図６の半導体集積回
路４１は電圧変動緩和手段１０を備えているため、実際
には、ドライバ５から出力される信号の遷移速度の減少
が緩和される。

【００６５】その理由は、ノードＡの電位が降下する際
に、端子Ｃの電位が上昇するため、Ｎ型ＭＯＳトランジ
スタ２０６のゲート・ソース間容量によってノード２４
の電位が上がり、ノード２４が電圧変動緩和手段１０に
よってノード９に結合されているため、ノード９の電位
の降下が緩和される。

【００６６】なお、ノードＢの遷移による電源の変動
は、考慮する必要がない。以下に、その理由を示す。

【００６７】端子Ｄに実線で示された信号が入力される
と、ノードＢの電位がハイからロウに遷移する。この場
合、パッドＰ１の電位は、ハイからロウに遷移する。つ
まり、ノードＢの電位が遷移する方向は、パッドＰ１の
電位が遷移する方向と同じである。このため、電源ＶＤ
ＤＱに現れる電圧変動は、ドライバ５から出力される信
号の遷移速度を増加するように作用する。

【００６８】また、端子Ｄに破線で示された信号が入力
されると、ノードＢの電位がロウからハイに遷移する。
この場合、パッドＰ１の電位は、ロウからハイに遷移す
る。つまり、ノードＢの電位が遷移する方向は、パッド
Ｐ１の電位が遷移する方向と同じである。このため、電
源ＶＤＤＱに現れる電圧変動は、ドライバ５から出力さ
れる信号の遷移速度を増加するように作用する。

【００６９】第３の実施形態では、Ｎ型ＭＯＳトランジ
スタ２０６のゲート・ソース間の容量とＮ型ＭＯＳトラ
ンジスタ１０５のゲート・ソース間の容量とを等しくす
ることが好ましい。それらのゲート・ソース間の容量と
を等しくするために、Ｎ型ＭＯＳトランジスタ２０６の
ゲート幅とＮ型ＭＯＳトランジスタ１０５のゲート幅と
を等しくしてもよい。

【００７０】図６の電圧変動緩和手段１０はノード２４
とノード９を結合したが、電圧変動緩和手段１０はＮ型
ＭＯＳトランジスタ１０５のゲートの電位変動と逆方向
に電位変動するノードとノード９とを結合してもよい。

【００７１】以下に、電圧変動緩和手段１０がキャパシ
タを用いて、ノード９に接続されているＭＯＳトランジ
スタのゲートの電位変動と逆方向に電位変動するノード
とノード９とを結合する一例を図７および図８を用いて
説明する。

【００７２】図７の電圧変動緩和手段１０はキャパシタ
２１３を有し、ノード９とノードＣとを結合する。ノー
ドＡの電位が降下する際に、ノード９の電位が降下しよ
うとする。しかしながら、ノードＡの電位が降下する際
に、ノードＣの電位が上昇するため、キャパシタ２１３
の容量によってノード９の電位が上がり、ノード９の電
位の降下が緩和される。ノードＡの電位が上昇する際に
ついても、図７の電圧変動緩和手段１０はノード９の電
位の上昇を緩和する。

【００７３】キャパシタ２１３の容量は、Ｎ型ＭＯＳト
ランジスタ１０５のゲートとソースとの間の容量とほぼ
等しいことが好ましい。

【００７４】また、キャパシタ２１３は、図３の（ｂ）
に示すように、ＭＯＳトランジスタのソースとドレイン
を結線することにより形成されることが好ましい。

【００７５】図８の電圧変動緩和手段１０はキャパシタ
２１６を有し、ノード９とノードＢとを結合する。ノー
ドＡの電位が降下する際に、ノード９の電位が降下しよ
うとする。しかしながら、ノードＡの電位が降下する際
に、ノードＢの電位が上昇するため、キャパシタ２１６
の容量によってノード９の電位が上がり、ノード９の電
位の降下が緩和される。ノードＡの電位が上昇する際に
ついても、図８の電圧変動緩和手段１０はノード９の電
位の上昇を緩和する。

【００７６】キャパシタ２１６の容量は、Ｎ型ＭＯＳト
ランジスタ１０５のゲートとソースとの間の容量とほぼ
等しいことが好ましい。

【００７７】また、キャパシタ２１６は、図３の（ｂ）
に示すように、ＭＯＳトランジスタのソースとドレイン
を結線することにより形成されることが好ましい。

【００７８】上述した実施形態では、ドライバ５は、Ｃ
−ＭＯＳドライバ、またはＮ−ＭＯＳドライバであっ
た。本発明のドライバは、オープンドレインにより構成
されてもよい。

【００７９】以下に、オープンドレインであるドライバ
を用いた一例を図９を用いて説明する。

【００８０】図９の半導体集積回路６１は、オープンド
レインであるドライバ５と、ドライバ５を制御する制御
回路６と、電圧変動緩和手段１０とを備えている。ドラ
イバ５は、Ｎ型ＭＯＳトランジスタ１０３を有し、制御
回路６はＰ型ＭＯＳトランジスタ２０１とＮ型ＭＯＳト
ランジスタ２０２とノード２５を有している。電圧変動
緩和手段１０は、配線５２によってノード２５とノード
９を結合し、キャパシタ１１４によってノードＩＮとノ
ード９を結合する。このことにより、図９の電圧変動緩
和手段１０は、ノード９の電位の変動を抑えることがで
きる。

【００８１】キャパシタ１１４の容量は、Ｎ型ＭＯＳト
ランジスタ１０３のゲートとソースとの間の容量からＮ
型ＭＯＳトランジスタ２０２のゲートとソースとの間の
容量を引いたものとほぼ等しいことが好ましい。

【００８２】また、キャパシタ１１４は、図３の（ｂ）
に示すように、ＭＯＳトランジスタのソースとドレイン
を結線することにより形成されることが好ましい。

【００８３】なお、図９の電圧変動緩和手段１０は、配
線５２およびキャパシタ１１４のうちの一方だけを有し
ていてもよい。図９の電圧変動緩和手段１０が配線５２
だけを有する場合、Ｎ型ＭＯＳトランジスタ１０３のゲ
ートとソースとの間の容量は、Ｎ型ＭＯＳトランジスタ
２０２のゲートとソースとの間の容量とほぼ等しいこと
が好ましい。

【００８４】また、図９の電圧変動緩和手段１０がキャ
パシタ１１４だけを有する場合、キャパシタ１１４の容
量は、Ｎ型ＭＯＳトランジスタ１０３のゲートとソース
との間の容量とほぼ等しいことが好ましい。また、キャ
パシタ１１４は、図３の（ｂ）に示すように、ＭＯＳト
ランジスタのソースとドレインを結線することにより形
成されることが好ましい。

【００８５】（実施の形態４）以下に、本発明における
半導体集積回路の第４の実施形態を図１０を用いて説明
する。第４の実施形態では、負荷を駆動するドライバが
有するＭＯＳトランジスタのゲートの電位変動とは逆方
向に電位変動するノードと、そのＭＯＳトランジスタの
ソースに接続されているノードとが結合される。

【００８６】図１０は、本発明における半導体集積回路
の第４の実施形態を示す図である。

【００８７】図１０の半導体集積回路７１は、負荷（図
示されず）を駆動するドライバ５と、ドライバ５を制御
する制御回路６と、電圧変動緩和手段１０および１０’
とを備えている。

【００８８】ドライバ５は、Ｐ型ＭＯＳトランジスタ１
０１およびＮ型ＭＯＳトランジスタ１０２を有し、制御
回路６はインバータ７２および７３とナンド回路７４を
有している。

【００８９】電圧変動緩和手段１０はキャパシタ９０２
および９０４を有し、キャパシタ９０２によってノード
９がノード７５と接続され、キャパシタ９０４によって
ノード９がノードＩＮと接続される。また、電圧変動緩
和手段１０’はキャパシタ９０６および９０８を有し、
キャパシタ９０６によってノード９がノード７５と接続
され、キャパシタ９０８によってノード９がノードＩＮ
と接続される。

【００９０】負荷（図示されず）を駆動するドライバが
有するＭＯＳトランジスタのゲートの電位変動とは逆方
向に電位変動するノードと、そのＭＯＳトランジスタの
ソースに接続されているノードとが結合される。

【００９１】図１０の制御回路６では、インバータ７２
および７３とナンドゲート７４が直列に配置されてい
る。このような、インバータなどの論理回路が直列に配
置される構成の場合、負荷を駆動するドライバが有する
ＭＯＳトランジスタのゲートの電位変動とは逆方向に電
位変動するノードは、１つおきの論理回路の入力ノード
となるかもしれない。つまり、電圧変動緩和手段１０お
よび１０’は、負荷を駆動するドライバ５が有するＭＯ
Ｓトランジスタのソースと、制御回路６が有する１つお
きの論理回路の入力ノードとをキャパシタを用いて結合
する。なお、ノード９と結合される入力ノードの１つ
は、ドライバ５に直接接続されている論理回路の入力ノ
ードであってもよい。

【００９２】キャパシタ９０２の容量とキャパシタ９０
４の容量の和は、Ｐ型ＭＯＳトランジスタ１０１の容量
とほぼ等しくてもよい。同様に、キャパシタ９０６の容
量とキャパシタ９０８の容量の和は、Ｎ型ＭＯＳトラン
ジスタ１０２の容量とほぼ等しくてもよい。

【００９３】また、キャパシタ９０２、９０４、９０６
および９０８は、図３の（ｂ）に示すように、ＭＯＳト
ランジスタのソースとドレインを結線することにより形
成されることが好ましい。

【００９４】また、図１０の半導体集積回路７１は電圧
変動緩和手段１０および電圧変動緩和手段１０’を備え
ているが、本実施形態はそれらの電圧変動緩和手段のう
ちの一方だけを備えていてもよい。

【００９５】また、図１０の電圧変動緩和手段１０はキ
ャパシタ９０２およびキャパシタ９０４を備えている
が、本実施形態の電圧変動緩和手段はそれらのキャパシ
タのうちの一方だけを備えていてもよいし、ＭＯＳトラ
ンジスタ１０１および１０２のゲートとの電位変動とは
逆方向に電位変動するノードとノード９を結合する別の
キャパシタをさらに備えていてもよい。

【００９６】なお、図１０の電圧変動緩和手段１０が１
つのキャパシタだけを有している場合、Ｐ型ＭＯＳトラ
ンジスタ１０１のゲートとソースとの間の容量は、その
キャパシタの容量とほぼ等しいことが好ましい。

【００９７】同様に、図１０の電圧変動緩和手段１０’
はキャパシタ９０６およびキャパシタ９０８を備えてい
るが、本実施形態の電圧変動緩和手段はそれらのキャパ
シタのうちの一方だけを備えていてもよいし、ＭＯＳト
ランジスタ１０１および１０２のゲートとの電位変動と
は逆方向に電位変動するノードとノード９を結合する別
のキャパシタをさらに備えていてもよい。

【００９８】なお、図１０の電圧変動緩和手段１０’が
１つのキャパシタだけを有している場合、Ｐ型ＭＯＳト
ランジスタ１０２のゲートとソースとの間の容量は、そ
のキャパシタの容量とほぼ等しいことが好ましい。

【００９９】（実施形態５）以下に、本発明における半
導体集積回路の第５の実施形態を図１１を用いて説明す
る。

【０１００】図１１は、本発明における半導体集積回路
の第５の実施形態を示す図である。

【０１０１】図１１の半導体集積回路８１は、負荷（図
示されず）を駆動するドライバ５と、ドライバ５を制御
する制御回路６と、電圧変動緩和手段１０とを備えてい
る。ドライバ５は複数のインバータを有し、制御回路６
は信号生成部３およびバッファ部２を有している。バッ
ファ部２は、複数のインバータを有し、信号生成回路３
はインバータなどの複数の論理回路を有している。バッ
ファ部２およびドライバ５は電源を共有している。具体
的には、バッファ部２のインバータおよびドライバ５の
インバータには正極である電源ＶＤＤＱが与えられ、さ
らに、バッファ部２のインバータおよびドライバ５のイ
ンバータには負極である電源ＶＳＳＱが与えられる。な
お、上記ドライバ５、信号生成部３およびバッファ部２
のインバータは、Ｃ−ＭＯＳトランジスタであってもよ
い。

【０１０２】従来のドライバでは、ドライバに入力され
る信号電位の遷移によって、ドライバの電源電位が変動
する。その電源電位の変動が、ドライバの動作を遅ら
せ、データ転送周波数を制限する。

【０１０３】しかしながら、本実施形態では、バッファ
部２およびドライバ５は電源を共有しているため、ドラ
イバの動作が遅くならない。以下に、その理由を示す。
バッファ部２におけるインバータのゲート電位が変動す
ることによって、バッファ部２におけるインバータの電
源電位も変動する。同様に、ドライバ５におけるインバ
ータのゲート電位が変動することによって、ドライバ５
におけるインバータの電源電位も変動する。バッファ部
２の電源電位が変動する向きは、ドライバ５の電源電位
が変動する向きと異なる。バッファ部２およびドライバ
５が電源を共有しているため、バッファ部２の電源電位
の変動によって、ドライバ５の電源電位の変動が相殺さ
れる。

【０１０４】上述したように、従来のドライバでは、１
ＧＨｚ以上で負荷を安定して駆動することは困難である
（図４）。なぜなら、外部から与えられる電源の正極Ｖ
ＤＤＱとパッドＰ２との間、および、外部から与えられ
る電源の負極ＶＳＳＱとパッドＰ３との間には、ボンデ
ィングワイヤによるインダクタンスＬが存在するため
（図１４）、インダクタンスＬがインピーダンスとして
働き、ノイズによる、電源の正極ＶＤＤＱおよび負極Ｖ
ＳＳＱの電位変動を抑えられなくなるからである。ボン
ディングワイヤのインピーダンスＺは、Ｚ＝ｊωＬ（ω
＝2πｆ）であり、一般に、ボンディングワイヤのイン
ダクタンスＬのオーダーは、ｎＨである。このため、電
源の正極ＶＤＤＱおよび負極ＶＳＳＱの電位変動の周波
数のオーダーがＧＨｚであると、数十ｍＡの電流ノイズ
により、数百ｍＶの電位変動が生じる。ボンディングワ
イヤのインダクタンスＬのため、ノイズによる電位変動
は、ノイズの周波数が高いほど大きくなる。

【０１０５】図１２は、図１１の半導体集積回路８１に
おける、ドライバに入力される信号とドライバから出力
される信号との関係をシミュレートした結果を示してい
る。ここで、半導体集積回路８１のドライバ５は、８個
のドライバを備え、８ビットのデータを出力する。上述
したように、８ビットが同時に、同一方向に遷移する場
合、ドライバ５のソースノードに現われるノイズによ
り、データ遷移の遅れがもっとも大きくなる。この場合
をワーストケースと呼ぶ。また、８ビットのうちの７ビ
ットが同時方向に遷移し、１ビットだけ異なる方向に遷
移する場合、逆方向に遷移した１ビットのドライバのソ
ースノードに現われるノイズにより、そのビットにおけ
るデータ遷移が加速される。この場合をベストケースと
呼ぶ。図１２に示すように、半導体集積回路８１は、電
圧変動緩和手段１０を備えているため、ベストケースお
よびワーストケースにおいても、正常に動作する。

【０１０６】つまり、本実施形態では、上述したよう
に、バッファ部２およびドライバ５が電源を共有してい
るため、バッファ部２の電源電位の変動によって、ドラ
イバ５の電源電位の変動が相殺される。このため、本実
施形態は、負荷を１ＧＨｚよりも高い周波数で駆動する
ことが可能である。さらに、本実施形態は、負荷を１．
６ＧＨｚよりも高い周波数で駆動することも可能であ
る。

【０１０７】（実施の形態６）以下に、本発明における
半導体集積回路の第６の実施形態を図１３を用いて説明
する。

【０１０８】図１３は、本発明における半導体集積回路
の第６の実施形態を示す図である。

【０１０９】図１３の半導体集積回路９１は、負荷（図
示されず）を駆動するドライバ５と、ドライバ５を制御
する制御回路６と、電圧変動緩和手段１０および１０’
とを備えている。

【０１１０】ドライバ５は、Ｐ型ＭＯＳトランジスタ１
０１およびＮ型ＭＯＳトランジスタ１０２を有し、制御
回路６は電源ＶＳＳおよび電源ＶＤＤに接続されたイン
バータを有している。電圧変動緩和手段１０はキャパシ
タ１１７を有し、電源ＶＳＳとノード９とを結合する。
電圧変動緩和手段１０’はキャパシタ１１８を有し、電
源ＶＤＤとノード９’とを結合する。実施形態６は、平
滑キャパシタ１１７および１１８をドライバ５の電源に
挿入している。そのことにより、電源の容量を大きくす
ることができる。

【０１１１】図１３の実線のように、ノードＡの電位が
ハイからロウに遷移し、ドライバ５がハイレベルの信号
を出力する場合を考える。電源ＶＳＳには、ノードＡの
電位を降下させるために、引き抜かれた電位が排出さ
れ、瞬間的には、ノードＡにつながる電源ＶＳＳの電位
が上昇する。ＭＯＳトランジスタ１０１のソースノード
９がキャパシタ１１７を介して電源ＶＳＳと接続される
と、電源ＶＳＳの電位の上昇により、ソースノード９に
は、ノードＡの電位の降下とほぼ同時に電位を上昇させ
るノイズが与えられ、ノードＡの電位の降下によるソー
スノード９の電圧降下が緩和される。この際、電源ＶＤ
Ｄ側では、ノードＡとの接続が遮断されるので、ノード
Ａの電位による変動はほとんどない。つまり、ＭＯＳト
ランジスタ１０１のソースノード９に関しては、ノード
９と電源ＶＤＤを容量結合するよりも、ノード９と電源
ＶＳＳを容量結合する方が好ましい。

【０１１２】ノード９と同様に、ＭＯＳトランジスタ１
０２のソースノード９’がキャパシタ１１８を介して電
源ＶＤＤと接続されると、ノードＡの電位の上昇による
ソースノード９’のノイズが緩和される。

【０１１３】なお、キャパシタ１１７をＮ型ＭＯＳトラ
ンジスタで構成し、Ｎ型ＭＯＳトランジスタのゲート電
極をノード９と接続し、Ｎ型ＭＯＳトランジスタのソー
ス・ドレイン電極を電源ＶＳＳと接続することで、ゲー
ト容量を効率よく利用することができる。これは、ノー
ド９の電位が電源ＶＳＳより高いので、Ｎ型ＭＯＳトラ
ンジスタのソース・ドレイン間にチャネルが形成された
状態になるからである。キャパシタ１１７をＰ型ＭＯＳ
トランジスタで構成した場合、逆に、Ｐ型ＭＯＳトラン
ジスタのゲート電極を電源ＶＳＳと接続し、Ｐ型ＭＯＳ
トランジスタのソース・ドレイン電極をノード９と接続
することで、ゲート容量を効率よく利用することができ
る。なお、キャパシタ１１８に関しては、キャパシタ１
１７の場合と極性を逆にすることで、同様の効果が得ら
れる。

【０１１４】上述した実施形態１〜６において、ドライ
バ５は、Ｃ−ＭＯＳ型、Ｎ−ＭＯＳ型、オープンドレイ
ンであってもよし、制御回路６は、インバータ、ナンド
ゲートなどの論理ゲートであればよい。

【０１１５】

【発明の効果】本発明の半導体集積回路は、ＭＯＳトラ
ンジスタを有し、負荷をドライブするドライバと、前記
ＭＯＳトランジスタのゲート・ソース間の寄生容量に基
づく前記ＭＯＳトランジスタのソースの電圧変動を緩和
する緩和手段とを備えている。このため、ドライバの動
作に伴う電源変動を抑えることができ、出力電位の立ち
上がりの劣化を抑制することが可能である。

【図面の簡単な説明】

【図１】本発明の原理を示す図である。

【図２】（ａ）は、本発明における半導体集積回路の第
１の実施形態を示す図であり、（ｂ）は、半導体集積回
路２１の各部における波形を示す図である。

【図３】（ａ）は、本発明における半導体集積回路の第
２の実施形態を示す図であり、（ｂ）は、ＭＯＳトラン
ジスタのソースとドレインを結線したキャパシタの一例
を示す図である。

【図４】従来の半導体集積回路における、ベストケース
およびワーストケースにおけるドライバに入力される信
号とドライバから出力される信号の波形を示す図であ
る。

【図５】図３の半導体集積回路３１における、ドライバ
に入力される信号とドライバから出力される信号の波形
を示す図である。

【図６】本発明における半導体集積回路の第３の実施形
態を示す図である。

【図７】電圧変動緩和手段がキャパシタを用いて、ノー
ド９に接続されているＭＯＳトランジスタのゲートの電
位変動と逆方向に電位変動するノードとノード９とを結
合する一例を示す図である。

【図８】電圧変動緩和手段がキャパシタを用いて、ノー
ド９に接続されているＭＯＳトランジスタのゲートの電
位変動と逆方向に電位変動するノードとノード９とを結
合する一例を示す図である。

【図９】オープンドレインであるドライバを用いた一例
を示す図である。

【図１０】本発明における半導体集積回路の第４の実施
形態を示す図である。

【図１１】本発明における半導体集積回路の第５の実施
形態を示す図である。

【図１２】図１１の半導体集積回路８１における、ドラ
イバに入力される信号とドライバから出力される信号と
の関係をシミュレーションした結果を示す図である。

【図１３】本発明における半導体集積回路の第６の実施
形態を示す図である。

【図１４】（ａ）は、従来の技術がもつ課題を説明する
ための回路図であり、（ｂ）は、図１４の（ａ）の回路
の動作をシミュレートした結果を示す波形図である。

【図１５】図１４の（ａ）の回路について、ノードＡの
電位がハイからロウに遷移する場合の、ソースノードの
電位の変動を我々がシミュレーションした結果を示す図
である。

【符号の説明】

５ドライバ６制御回路９ノード８負荷１０電圧変動緩和手段１１半導体集積回路Ｐ１パッドＰ２パッドＶＱ電源

Claims

【特許請求の範囲】

【請求項１】ＭＯＳトランジスタを有し、負荷をドラ
イブするドライバと、前記ＭＯＳトランジスタのゲート・ソース間の寄生容量
に基づく前記ＭＯＳトランジスタのソースの電圧変動を
緩和する緩和手段と、を備えた半導体集積回路。
【請求項２】前記ドライバが、前記負荷を１ＧＨｚ以
上の周波数で駆動する請求項１に記載の半導体集積回
路。
【請求項３】前記ＭＯＳトランジスタのソースの電位
が第１の電位から前記第１の電位と異なる第２の電位に
変動するとき、前記緩和手段が前記電位変動を抑制する
ように前記ソースに電荷を与える請求項１に記載の半導
体集積回路。
【請求項４】前記半導体集積回路は、ＭＯＳトランジ
スタを有し、前記ドライバが受け取る信号を生成する論
理回路をさらに備え、前記緩和手段が、前記ドライバのＭＯＳトランジスタの
ソースと前記論理回路のＭＯＳトランジスタのソースと
を第１の電源に接続する接続手段を有する請求項１乃至
３に記載の半導体集積回路。
【請求項５】前記第１の電源は、接地電源または前記
接地電源より高い電源である請求項４に記載の半導体集
積回路。
【請求項６】前記半導体集積回路は、論理回路をさら
に備え、前記緩和手段が、前記ドライバのＭＯＳトランジスタの
ソースと前記ドライバのＭＯＳトランジスタのゲートの
電位変動と逆方向に電位変動する、前記論理回路のノー
ドとを結合するキャパシタを有する請求項１乃至３に記
載の半導体集積回路。
【請求項７】前記キャパシタが、ドレインおよびソー
スを結線した電界効果トランジスタから構成されている
請求項６に記載の半導体集積回路。
【請求項８】前記ドライバは、前記ＭＯＳトランジス
タと直列に接続された他のＭＯＳトランジスタをさらに
有し、前記緩和手段が、第１の電源および前記第１の電源と異
なる第２の電源と、前記ＭＯＳトランジスタのソースと前記第１の電源に接
続された第１のキャパシタと、前記他のＭＯＳトランジ
スタのソースと前記第２の電源に接続された第２のキャ
パシタとを有する請求項１乃至３に記載の半導体集積回
路。
【請求項９】前記第１および第２のキャパシタが、ド
レインおよびソースを結線した電界効果トランジスタか
ら構成されている請求項８に記載の半導体集積回路。