JP2013066232A - 半導体集積回路 - Google Patents
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Abstract
【課題】外部から印加された電圧のノイズを減少させて電圧を安定化させる半導体集積回路を提供する。
【解決手段】本発明は、電圧ノイズを減少させて電圧を安定化させる半導体集積回路において、第1電流が流れる第1内部回路と、第2電流が流れる第2内部回路と、前記第1電流のうちの一部と前記第2電流のうちの一部は第1接地パッドに流れ、残りの前記第1電流と残りの前記第2電流は第2接地パッドに流れるように構成された電圧安定化部とを含むことを特徴とする。
【選択図】図1
【解決手段】本発明は、電圧ノイズを減少させて電圧を安定化させる半導体集積回路において、第1電流が流れる第1内部回路と、第2電流が流れる第2内部回路と、前記第1電流のうちの一部と前記第2電流のうちの一部は第1接地パッドに流れ、残りの前記第1電流と残りの前記第2電流は第2接地パッドに流れるように構成された電圧安定化部とを含むことを特徴とする。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特に電圧ノイズを減少させて電圧を安定化させる半導体集積回路に関するものである。
一般的な半導体集積回路は外部から電圧が印加されて動作する。このとき、外部から印加される電圧を外部電圧という。
半導体集積回路は、外部電圧が印加され、内部で必要なレベルの電圧を生成して用いたりもする。また、半導体集積回路の内部から生成された電圧を内部電圧という。
外部電圧又は内部電圧は半導体集積回路を駆動させるのに用いられる電圧であり、常に一定のレベルの電圧、すなわち直流電圧でなければならない。その理由は、駆動電圧として用いられる外部電圧又は内部電圧のレベルが変わった場合には、半導体集積回路が誤動作する心配があるからである。
外部電圧が半導体集積回路に印加されるとき、ボンディングワイヤーを介して半導体集積回路の電圧パッドに伝えられる。ボンディングワイヤーはインダクタンス成分を含んでいる。このようなインダクタンス成分は外部電圧と逆の極性を有する逆起電力を発生させる原因となる。逆起電力が激しいほど外部電圧は激しいノイズを有する。
したがって、外部電圧が激しいノイズ、すなわちレベル変化が激しい場合、外部電圧から生成される内部電圧もまたそのレベル変化が激しい。
つまり、外部電圧を駆動電圧として又は内部電圧を駆動電圧として用いる半導体集積回路は外部電圧のノイズが激しい場合に誤動作になり得る。
本発明は、上述した問題点を解決するために案出されたものであり、外部から印加された電圧のノイズを減少させて電圧を安定化させる半導体集積回路を提供することをその目的とする。
本発明の実施形態に係る半導体集積回路は、第1電流が流れる第1内部回路、第2電流が流れる第2内部回路、及び前記第1電流のうちの一部と前記第2電流のうちの一部は第1接地パッドに流れ、残りの前記第1電流と残りの前記第2電流は第2接地パッドに流れるように構成された電圧安定化部を含む。
本発明の他の実施形態に係る半導体集積回路は、第1内部回路の電圧端と接地端に接続された第1キャパシタ、第2内部回路の電圧端と接地端に接続された第2キャパシタ、及び前記第1キャパシタに印加される電圧のノイズを前記第2キャパシタにも印加するように構成された電圧安定化部を含む。
本発明の実施形態に係る半導体集積回路は、図1に示すように、第1電圧パッド1、第1接地パッド2、第2電圧パッド3、第2接地パッド4、第1内部回路10、第2内部回路20、及び電圧安定化手段100を含む。このとき、前記第1電圧パッド1は第1外部電圧VDDが印加されるパッドであり、第2電圧パッド3は第2外部電圧VDDQが印加されるパッドである。また、第1接地パッド2は第1接地電圧VSSが印加されるパッドであり、第2接地パッド4は第2接地電圧VSSQが印加されるパッドである。前記第1外部電圧VDDは半導体集積回路の周辺回路(peri area)において駆動電圧として用いられる電圧であり、前記第2外部電圧VDDQはデータ伝送回路において駆動電圧として用いられる電圧である。前記第1外部電圧VDDと前記第2外部電圧VDDQはターゲットレベルが等しい電圧であり、前記第1接地電圧VSSと前記第2接地電圧VSSQもまたターゲットレベルが等しい。
前記第1電圧パッド1には、前記第1外部電圧VDDが第1外部接続端子(VDDボール)と第1ボンディングワイヤーaを介して印加される。
前記第1接地パッド2には、前記第1接地電圧VSSが第2外部接続端子(VSSボール)と第2ボンディングワイヤーbを介して印加される。
前記第1接地パッド2には、前記第1接地電圧VSSが第2外部接続端子(VSSボール)と第2ボンディングワイヤーbを介して印加される。
前記第1内部回路10は前記第1電圧パッド1と前記第1接地パッド2との間に接続される。前記第1内部回路10と前記第1電圧パッド1が接続されたノードを第1ノードnode Aという。前記第1内部回路10と前記第1接地パッド2が接続されたノードを第2ノードnode Bという。
前記第2電圧パッド3には、前記第2外部電圧VDDQが第3外部接続端子(VDDQボール)と第3ボンディングワイヤーcを介して印加される。
前記第2接地パッド4には、前記第2接地電圧VSSQが第4外部接続端子(VSSQボール)と第4ボンディングワイヤーdを介して印加される。
前記第2接地パッド4には、前記第2接地電圧VSSQが第4外部接続端子(VSSQボール)と第4ボンディングワイヤーdを介して印加される。
前記第2内部回路20は前記第2電圧パッド3と前記第2接地パッド4との間に接続される。前記第2内部回路20と前記第2電圧パッド3が接続されたノードを第3ノードnode Cという。前記第2内部回路20と前記第2接地パッド4が接続されたノードを第4ノードnode Dという。
前記電圧安定化手段100は第1安定化部110及び第2安定化部120を含む。前記電圧安定化手段100は、前記第1安定化部110だけを含み得るし、前記第2安定化部120だけを含み得る。
前記第1安定化部110は、前記第1ノードnode Aと前記第3ノードnode Cとの間に接続される。
前記第1安定化部110は、前記第1ノードnode Aと前記第3ノードnode Cとの間に接続される。
前記第1安定化部110は、図2aに示すように、第1キャパシタC11を含むことができる。前記第1キャパシタC11は、直流成分は通過させないけれど交流成分は通過させるフィルタの機能をする。前記第1キャパシタC11は、前記第1ノードnode Aと前記第3ノードnode Cに印加される前記第1外部電圧VDD及び前記第2外部電圧VDDQのノイズが大きければ大きいほど、前記第1キャパシタC11のインピーダンスは小さくなる。前記第1キャパシタC11は前記第1ノードnode Aと前記第3ノードnode Cとの間に接続される。
前記第1安定化部110は、図2bに示すように、第1トランジスタP11を含むことができる。前記第1トランジスタP11は、前記第1ノードnode Aの電位レベルが前記第3ノードnode Cの電位レベルより所定電位レベル以上低い場合、前記第1ノードnode Aと前記第3ノードnode Cを接続させるスイッチング素子である。前記第1トランジスタP11は、ドレーンとソースは前記第1ノードnode Aと前記第3ノードnode Cとの間に接続され、ゲートは前記第1ノードnode Aに接続される。
前記第1安定化部110は、図2cに示すように、第2トランジスタP21及び第3トランジスタP22を含むことができる。前記第2トランジスタP21と前記第3トランジスタP22は、前記第1ノードnode Aと前記第3ノードnode Cの電位レベルの差が所定電位レベル以上発生する場合、前記第1ノードnode Aと前記第3ノードnode Cを接続させるスイッチング素子である。前記第2トランジスタP21は、ドレーンとソースは前記第1ノードnode Aと前記第3ノードnode Cとの間に接続され、ゲートは前記第1ノードnode Aに接続される。したがって、前記第2トランジスタP21は、前記第1外部電圧VDDが前記第2外部電圧VDDQのレベルより所定電圧レベル以上低くなればターンオンになる。前記第3トランジスタP22は、ドレーンとソースは前記第1ノードnode Aと前記第3ノードnode Cとの間に接続され、ゲートは前記第3ノードnode Cに接続される。したがって、前記第3トランジスタP22は、前記第2外部電圧VDDQが前記第1外部電圧VDDのレベルより所定電圧レベル以上低くなればターンオンになる。
前記第2安定化部120は前記第2ノードnode Bと前記第4ノードnode Dとの間に接続される。
前記第2安定化部120は、図3aに示すように、第2キャパシタC12を含むことができる。前記第2キャパシタC12は、直流成分は通過させないけれど交流成分は通過させるフィルタの機能をする。前記第2キャパシタC12は、前記第2ノードnode Bと前記第4ノードnode Dに印加される前記第1接地電圧VSS又は前記第2接地電圧VSSQのノイズが大きければ大きいほど、前記第2キャパシタC12のインピーダンスは小さくなる。前記第2キャパシタC12は前記第2ノードnode Bと前記第4ノードnode Dとの間に接続される。
前記第2安定化部120は、図3aに示すように、第2キャパシタC12を含むことができる。前記第2キャパシタC12は、直流成分は通過させないけれど交流成分は通過させるフィルタの機能をする。前記第2キャパシタC12は、前記第2ノードnode Bと前記第4ノードnode Dに印加される前記第1接地電圧VSS又は前記第2接地電圧VSSQのノイズが大きければ大きいほど、前記第2キャパシタC12のインピーダンスは小さくなる。前記第2キャパシタC12は前記第2ノードnode Bと前記第4ノードnode Dとの間に接続される。
前記第2安定化部120は、図3bに示すように、第4トランジスタN12を含むことができる。前記第4トランジスタN12は、前記第2ノードnode Bの電位レベルが前記第4ノードnode Dの電位レベルより所定電位レベル以上高くなれば、前記第2ノードnode Bと前記第4ノードnode Dを接続させるスイッチング素子である。前記第4トランジスタN12は、ドレーンとソースは前記第2ノードnode Bと前記第4ノードnode Dとの間に接続され、ゲートは前記第2ノードnode Bに接続される。
前記第2安定化部120は、図3cに示すように、第5トランジスタN23及び第6トランジスタN24を含むことができる。前記第5トランジスタN23と前記第6トランジスタN24は、前記第2ノードnode Bと前記第4ノードnode Dの電位レベルの差が所定電位レベル以上発生すれば、前記第2ノードnode Bと前記第4ノードnode Dを接続させるスイッチング素子である。前記第5トランジスタN23は、ドレーンとソースは前記第2ノードnode Bと前記第4ノードnode Dとの間に接続され、ゲートは前記第2ノードnode Bに接続される。したがって、前記第5トランジスタN23は、前記第1外部電圧VDDが前記第2外部電圧VDDQより所定電圧レベル以上高くなればターンオンになる。前記第6トランジスタN24は、ドレーンとソースは前記第2ノードnode Bと前記第4ノードnode Dとの間に接続され、ゲートは前記第4ノードnode Dに接続される。したがって、前記第6トランジスタN24は、前記第2外部電圧VDDQが前記第1外部電圧VDDより所定電圧レベル以上高くなればターンオンになる。
このように構成された本発明の実施形態に係る半導体集積回路は次のように動作する。
第1に、図1に示された第1安定化部110及び第2安定化部120が、図2aと図3aに示すように、フィルタの機能をする第1キャパシタC11と第2キャパシタC12を含む場合について説明する。
第1に、図1に示された第1安定化部110及び第2安定化部120が、図2aと図3aに示すように、フィルタの機能をする第1キャパシタC11と第2キャパシタC12を含む場合について説明する。
前記第1内部回路10には第1電流が、前記第2内部回路20には第2電流が流れる。
前記第1内部回路10に流れる前記第1電流と前記第2内部回路20に流れる前記第2電流は、第1電圧パッド1と第2電圧パッド3から印加される電圧によって発生するものである。
前記第1内部回路10に流れる前記第1電流と前記第2内部回路20に流れる前記第2電流は、第1電圧パッド1と第2電圧パッド3から印加される電圧によって発生するものである。
前記第1電圧パッド1と前記第2電圧パッド3との間に接続された第1安定化部110は、前記第2電圧パッド3から印加される第2外部電圧VDDQのノイズ成分、すなわち交流成分を前記第1内部回路10に印加させる。よって、前記第1内部回路10には第1外部電圧VDDと前記第2外部電圧VDDQが同時に印加されるといえる。
つまり、前記第1内部回路10は前記第1電圧パッド1及び前記第2電圧パッド3に接続された構造を有する。前記第1内部回路10は、前記第1安定化部110を介して並列接続している前記第1ボンディングワイヤーa及び前記第3ボンディングワイヤーcに接続された構造を有する。したがって、前記第1内部回路10は、前記第1ボンディングワイヤーaだけで印加される駆動電圧が印加されるときよりは、並列接続した前記第1ボンディングワイヤーaと前記第2ボンディングワイヤーbを介して駆動電圧が印加される場合にノイズの少ない駆動電圧が印加され得る。これは、2つのボンディングワイヤーが並列接続した総インダクタンス成分が1つのボンディングワイヤーが有するインダクタンス成分より小さいため、インダクタンス成分による逆起電力が減少するためである。
前記第1電圧パッド1と前記第2電圧パッド3との間に接続された第1安定化部110は、前記第1電圧パッド1から印加される前記第1外部電圧VDDのノイズ成分、すなわち交流成分を前記第2内部回路20に印加させる。よって、前記第2内部回路20には前記第1外部電圧VDDと前記第2外部電圧VDDQが同時に印加されるといえる。
つまり、前記第2内部回路20は前記第1電圧パッド1及び前記第2電圧パッド3に接続された構造を有する。前記第2内部回路20は、前記第1安定化部110を介して並列接続した前記第1ボンディングワイヤーa及び前記第3ボンディングワイヤーcに接続された構造を有する。したがって、前記第2内部回路20は、前記第3ボンディングワイヤーcだけで印加される駆動電圧が印加されるときよりは、並列接続した前記第1ボンディングワイヤーaと前記第2ボンディングワイヤーbを介して駆動電圧が印加される場合にノイズの少ない駆動電圧が印加され得る。これは、2つのボンディングワイヤーが並列接続した総インダクタンス成分が1つのボンディングワイヤーが有するインダクタンス成分より小さいため、インダクタンス成分による逆起電力が減少するためである。
前記第1内部回路10に流れる前記第1電流のうちの一部は第1接地パッド2に、残りは第2安定化部120を介して第2接地パッド4に流れる。よって、前記第1内部回路10は、前記第2安定化部120を介して並列接続した第2ボンディングワイヤーb及び第4ボンディングワイヤーdに接続された構造を有する。つまり、前記第1内部回路10は、並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
前記第2内部回路20に流れる前記第2電流のうちの一部は第2接地パッド4に流れ、残りは前記第2安定化部120を介して前記第1接地パッド2に流れる。よって、前記第2内部回路20もまた、前記第2安定化部120を介して並列接続した前記第2ボンディングワイヤーb及び前記第4ボンディングワイヤーdに接続された構造を有する。つまり、前記第2内部回路20は、並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
第2に、図1に示された第1安定化部110及び第2安定化部120が、図2bと図3bに示すように、スイッチング機能をする第1トランジスタP11及び第4トランジスタN12を含む場合について説明する。
前記第1安定化部110は、第1ノードnode Aの電位レベルが第3ノードnode Cの電位レベルより所定電位レベル以上低い場合、前記第1ノードnode Aと前記第3ノードnode Cを接続させる。このとき、前記所定電位レベルは前記第1トランジスタP11の閾電圧(threshold voltage)を意味する。
すなわち、第1内部回路10には第1外部電圧VDDが印加されるが、前記第1外部電圧VDDレベルが低くなれば、前記第1外部電圧VDDと前記第2外部電圧VDDQが同時に印加されるようになる。これは、前記第1外部電圧VDDと前記第2外部電圧VDDQのターゲットレベルが等しく、前記第1外部電圧VDDのレベルだけが低くなる場合を説明したものである。
つまり、前記第1内部回路10は、前記第1外部電圧VDDが低くなれば前記第1安定化部110を介して並列接続する第1ボンディングワイヤーa及び第3ボンディングワイヤーcに接続された構造を有する。したがって、前記第1内部回路10は、並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
前記第2安定化部120は、第2ノードnode Bの電位レベルが第4ノードnode Dの電位レベルより所定電位レベル以上高い場合、前記第2ノードnode Bと前記第4ノードnode Dを接続させる。このとき、前記所定電位レベルは前記第4トランジスタN12の閾電圧を意味する。
すなわち、第1内部回路10には第1接地電圧VSSが印加されるが、前記第1接地電圧VSSが第2接地電圧VSSQより高い場合には、前記第1接地電圧VSSと前記第2接地電圧VSSQが同時に印加されるようになる。これは、前記第1接地電圧VSSと前記第2接地電圧VSSQのターゲットレベルが等しく、前記第1接地電圧VSSのレベルだけが高くなる場合を説明したものである。
つまり、前記第1内部回路10は、前記第1接地電圧VSSが高くなれば、前記第2安定化部120を介して並列接続する第2ボンディングワイヤーb及び第4ボンディングワイヤーdに接続された構造を有する。したがって、前記第1内部回路10は並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
第3に、図1に示された第1安定化部110及び第2安定化部120が、図2cと図3cに示すように、スイッチング機能をする第2及び第3トランジスタ(P21,P22)と第5及び第6トランジスタ(N23,N24)を含む場合について説明する。
前記第1安定化部110は、第1ノードnode Aと第3ノードnode Cの電位レベルの差が所定電位レベル以上発生する場合、前記第1ノードnode Aと前記第3ノードnode Cを接続させる。このとき、前記所定電位レベルは前記第2及び第3トランジスタ(P21,P22)の閾電圧を意味する。
すなわち、第1内部回路10は、第1外部電圧VDDと第2外部電圧VDDQに電圧レベルの差が発生すれば、前記第1外部電圧VDDと前記第2外部電圧VDDQが同時に印加されるようになる。前記第1外部電圧VDDと前記第2外部電圧VDDQはターゲットレベルが等しい場合である。
つまり、前記第1内部回路10は、前記第1外部電圧VDDと前記第2外部電圧VDDQに電圧レベルの差が発生すれば、前記第1安定化部110を介して並列接続する第1ボンディングワイヤーa及び第3ボンディングワイヤーcに接続された構造を有する。したがって、前記第1内部回路10は並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
前記第2内部回路20もまた、前記第1外部電圧VDDと前記第2外部電圧VDDQに電圧レベルの差が発生すれば、前記第1安定化部110を介して並列接続する第1ボンディングワイヤーa及び第3ボンディングワイヤーcに接続された構造を有する。したがって、前記第2内部回路20は並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
前記第2安定化部120は、第2ノードnode Bと第4ノードnode Dの電位レベルの差が所定電位レベル以上発生する場合、前記第2ノードnode Bと前記第4ノードnode Dを接続させる。このとき、前記所定電位レベルは前記第5及び第6トランジスタ(N23,N24)の閾電圧を意味する。
すなわち、第1内部回路10は、第1接地電圧VSSと第2接地電圧VSSQに電圧レベルの差が発生する場合、前記第1接地電圧VSSと前記第2接地電圧VSSQが同時に印加されるようになる。このとき、前記第1接地電圧VSSと前記第2接地電圧VSSQはターゲットレベルが等しい。
つまり、前記第1内部回路10は、前記第1接地電圧VSSと前記第2接地電圧VSSQに電圧差が発生すれば、前記第2安定化部120を介して並列接続する第2ボンディングワイヤーb及び第4ボンディングワイヤーdに接続された構造を有する。したがって、前記第1内部回路10は並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
前記第2内部回路20もまた、前記第1接地電圧VSSと前記第2接地電圧VSSQに電圧レベルの差が発生すれば、前記第2安定化部120を介して並列接続する第2ボンディングワイヤーb及び第4ボンディングワイヤーdに接続された構造を有する。したがって、前記第2内部回路20は並列接続した2つのボンディングワイヤーに接続された構造を有しており、1つのボンディングワイヤーに接続しているときよりノイズの少ない駆動電圧が印加される。
本発明の他の実施形態に係る半導体集積回路は、図4に示すように、第1電圧パッド1、第1接地パッド2、第2電圧パッド3、第2接地パッド4、第1内部回路10、第2内部回路20、第1キャパシタC21、第2キャパシタC22、及び電圧安定化手段100を含む。このとき、前記第1電圧パッド1には第1外部電圧VDDが印加されるパッドであり、第2電圧パッド3には第2外部電圧VDDQが印加されるパッドである。また、第1接地パッド2には第1接地電圧VSSが印加されるパッドであり、第2接地パッド4には第2接地電圧VSSQが印加されるパッドである。前記第1外部電圧VDDは半導体集積回路の周辺回路(peri area)において駆動電圧として用いられる電圧であり、前記第2外部電圧VDDQはデータ伝送回路において駆動電圧として用いられる電圧である。前記第1外部電圧VDDと前記第2外部電圧VDDQはターゲットレベルが等しい電圧であり、前記第1接地電圧VSSと前記第2接地電圧VSSQもまたターゲットレベルが等しい。
前記第1電圧パッド1には前記第1外部電圧VDDが第1外部接続端子(VDDボール)と第1ボンディングワイヤーaを介して印加される。
前記第1接地パッド2には前記第1接地電圧VSSが第2外部接続端子(VSSボール)と第2ボンディングワイヤーbを介して印加される。
前記第1内部回路10は前記第1電圧パッド1と前記第1接地パッド2との間に接続される。
前記第1接地パッド2には前記第1接地電圧VSSが第2外部接続端子(VSSボール)と第2ボンディングワイヤーbを介して印加される。
前記第1内部回路10は前記第1電圧パッド1と前記第1接地パッド2との間に接続される。
前記第2電圧パッド3には前記第2外部電圧VDDQが第3外部接続端子(VDDQボール)と第3ボンディングワイヤーcを介して印加される。
前記第2接地パッド4には前記第2接地電圧VSSQが第4外部接続端子(VSSQボール)と第4ボンディングワイヤーdを介して印加される。
前記第2内部回路20は前記第2電圧パッド3と前記第2接地パッド4との間に接続される。
前記第2接地パッド4には前記第2接地電圧VSSQが第4外部接続端子(VSSQボール)と第4ボンディングワイヤーdを介して印加される。
前記第2内部回路20は前記第2電圧パッド3と前記第2接地パッド4との間に接続される。
前記第1キャパシタC21は、前記第1電圧パッド1と前記第1内部回路10が接続された第1ノードnode Aと前記第1接地パッド2と前記第1内部回路10が接続された第2ノードnode Bに接続される。前記第1キャパシタC21は前記第1ノードnode Aと前記第2ノードnode Bとの間の電圧を一定に維持させる役割をする。すなわち、前記第1キャパシタC21は前記第1電圧パッド1から印加される前記第1外部電圧VDDのノイズを前記第1接地パッド2に流す。
前記第2キャパシタC22は、前記第2電圧パッド3と前記第2内部回路20が接続された第3ノードnode Cと前記第2接地パッド4と前記第2内部回路20が接続された第4ノードnode Dに接続される。前記第2キャパシタC22は前記第3ノードnode Cと前記第4ノードnode Dとの間の電圧を一定に維持させる役割をする。すなわち、前記第2キャパシタC22は前記第2電圧パッド3から印加される前記第2外部電圧VDDQのノイズを前記第2接地パッド4に流す。
前記電圧安定化手段100は第1安定化部110及び第2安定化部120を含む。
前記第1安定化部110は前記第1ノードnode Aと前記第4ノードnode Dに接続される。前記第1安定化部110は前記第1ノードnode Aに印加される前記第1外部電圧VDDのノイズを前記第4ノードnode Dを介して前記第2接地パッド4に流す。すなわち、前記第1ノードnode Aと前記第4ノードnode Dの電圧レベルの差を一定に維持させる。
前記第1安定化部110は前記第1ノードnode Aと前記第4ノードnode Dに接続される。前記第1安定化部110は前記第1ノードnode Aに印加される前記第1外部電圧VDDのノイズを前記第4ノードnode Dを介して前記第2接地パッド4に流す。すなわち、前記第1ノードnode Aと前記第4ノードnode Dの電圧レベルの差を一定に維持させる。
前記第1安定化部110は前記第1ノードnode Aと前記第4ノードnode Dとの間に接続される第3キャパシタC23を含む。前記第3キャパシタC23は、直流成分は通過させず電圧のノイズ、すなわち交流成分だけを通過させるフィルタの機能をする。また、前記第3キャパシタC23に印加される電圧のノイズが大きければ大きいほど、前記第3キャパシタC23はインピーダンスが小さくなる。前記第3キャパシタC23は、前記第1ノードnode A、すなわち前記第1内部回路10の電圧端と、前記第4ノードnode D、すなわち前記第2内部回路20の接地端の電圧レベルの差を一定に維持させる。
前記第2安定化部120は前記第2ノードnode Bと前記第3ノードnode Cに接続される。前記第2安定化部120は前記第3ノードnode Cに印加される前記第2外部電圧VDDQのノイズを前記第2ノードnode Cを介して前記第1接地パッド4に流す。すなわち、前記第2ノードnode Cと前記第3ノードnode Cの電圧レベルの差を一定に維持させる。
前記第2安定化部120は前記第2ノードnode Bと前記第3ノードnode Cとの間に接続された第4キャパシタC24を含む。前記第4キャパシタC24は、直流成分は通過させず電圧のノイズすなわち、交流成分だけを通過させるフィルタの機能をする。また、前記第4キャパシタC24に印加される電圧のノイズが大きければ大きいほど、前記第4キャパシタC24はインピーダンスが小さくなる。前記第4キャパシタC24は、前記第3ノードnode C、すなわち前記第2内部回路20の電圧端と、前記第2ノードnode B、すなわち前記第2内部回路20の接地端の電圧レベルの差を一定に維持させる。
このように構成された本発明の他の実施形態に係る半導体集積回路は次のように動作する。
前記第1ボンディングワイヤーaは、前記第1電圧パッド1を介し、前記第1内部回路10、前記第1キャパシタC21、及び前記第3キャパシタC23に接続される。前記第1内部回路10と前記第1キャパシタC21は、前記第1接地パッド2を介して前記第2ボンディングワイヤーbに接続される。また、前記第3キャパシタC23は前記第2接地パッド4を介して前記第4ボンディングワイヤーdに接続される。
前記第1ボンディングワイヤーaは、前記第1電圧パッド1を介し、前記第1内部回路10、前記第1キャパシタC21、及び前記第3キャパシタC23に接続される。前記第1内部回路10と前記第1キャパシタC21は、前記第1接地パッド2を介して前記第2ボンディングワイヤーbに接続される。また、前記第3キャパシタC23は前記第2接地パッド4を介して前記第4ボンディングワイヤーdに接続される。
したがって、前記第1ボンディングワイヤーaと前記第2ボンディングワイヤーbを介して第1電流パスが形成され、前記第1ボンディングワイヤーaと前記第4ボンディングワイヤーdを介して第2電流パスが形成される。これは、前記第1ボンディングワイヤーaと前記第2及び第4ボンディングワイヤーb,dが並列接続することを意味する。前記第1安定化部110を介して並列接続した前記第2及び第4ボンディングワイヤーb,dは、各1つのボンディングワイヤーによって各内部回路10,20に接続しているときよりインダクタンス成分が減少し、それによって逆起電力が減少するようになる。
前記第3ボンディングワイヤーcの場合、前記第2安定化部120を介して並列接続した前記第2及び第4ボンディングワイヤーb,dに接続される。並列接続した前記第2及び第4ボンディングワイヤーb,dは、各1つのボンディングワイヤーによって各内部回路10,20に接続しているときより小さいインダクタンス成分を有するようになる。
前記第2ボンディングワイヤーbの場合、前記第2安定化部120を介して並列接続した前記第1及び第3ボンディングワイヤーa、cに接続される。前記第1及び第3ボンディングワイヤーa、cは、各1つのボンディングワイヤーによって各内部回路10,20に接続しているときより小さいインダクタンス成分を有するようになる。
前記第4ボンディングワイヤーdの場合、前記第1安定化部110を介して並列接続した前記第1及び第3ボンディングワイヤーa、cに接続される。前記第1及び第3ボンディングワイヤーa、cは、各1つのボンディングワイヤーによって各内部回路10,20に接続しているときより小さいインダクタンス成分を有するようになる。
つまり、本発明の他の実施形態に係る半導体集積回路は、各内部回路10,20に接続されたそれぞれのボンディングワイヤーa,b,c,dが互いに並列接続した構造を有しており、ボンディングワイヤーが含むインダクタンス成分が減少する。したがって、インダクタンス成分による逆起電力が減少し、電圧ノイズもまた減少する。
本発明のまた他の実施形態に係る半導体集積回路は、図5に示すように、第1内部回路10、第2内部回路20、第1キャパシタC31、第2キャパシタC32、及び電圧安定化部100を含む。
前記第1内部回路10は、第1外部電圧V_ext1又は第1内部電圧V_int1が印加され、接地端VSSに接続される。
前記第2内部回路20は、第2外部電圧V_ext2又は第2内部電圧V_int2が印加され、接地端VSSに接続される。
前記第2内部回路20は、第2外部電圧V_ext2又は第2内部電圧V_int2が印加され、接地端VSSに接続される。
前記第1キャパシタC31は、前記第1内部回路10に前記第1外部電圧V_ext1又は前記第1内部電圧V_int1が印加される第1ノードnode Aと前記第1内部回路10と接地端VSSが接続された第2ノードnode Bに接続される。前記第1キャパシタC31は、前記第1内部回路10に印加される電圧ノイズを接地端VSSに流す。すなわち、前記第1キャパシタC31は前記第1内部回路10に一定の電圧が印加されるようにする。
前記第2キャパシタC32は、前記第2内部回路20に前記第2外部電圧V_ext2又は前記第2内部電圧V_int2が印加される第3ノードnode Cと前記第2内部回路20と接地端VSSが接続された第4ノードnode Dに接続される。前記第2キャパシタC32は、前記第2内部回路20に印加される電圧ノイズを接地端VSSに流す。すなわち、前記第2キャパシタC32は前記第2内部回路20に一定の電圧が印加されるようにする。
前記電圧安定化部100は第1安定化部110及び第2安定化部120を含む。前記第1安定化部110は前記第1ノードnode Aと前記第3ノードnode Cに接続される。前記第1安定化部110は、前記第1キャパシタC31に印加される前記第1外部電圧V_ext1又は前記第1内部電圧V_int1のノイズのうちの一部を前記第2キャパシタC32にも印加させる。また、前記第2安定化部120は、前記第2キャパシタC32に印加される第2外部電圧V_ext2又は前記第2内部電圧V_int2のノイズのうちの一部を前記第1キャパシタC31にも印加させる。
前記第1安定化部110は前記第1ノードnode Aと前記第3ノードnode Cに接続された第3キャパシタC33を含む。
前記第2安定化部120は前記第2ノードnode Bと前記第4ノードnode Dに接続される。前記第2安定化部120は、前記第1キャパシタC31と前記第2キャパシタC32に流れる電圧のノイズが印加され、接地端VSSに流す。
前記第2安定化部120は前記第2ノードnode Bと前記第4ノードnode Dが接続された第4キャパシタC34を含む。
前記第2安定化部120は前記第2ノードnode Bと前記第4ノードnode Dが接続された第4キャパシタC34を含む。
このように構成された本発明のまた他の実施形態に係る半導体集積回路は次のように動作する。
前記第1安定化部110は、前記第1外部電圧V_ext1又は前記第1内部電圧V_int1のノイズを前記第1及び第2キャパシタC31,C32に印加させる。また、前記第2安定化部120は、前記第1及び第2キャパシタC31,C32に印加された電圧のノイズを接地端VSSに流す。
前記第1安定化部110は、前記第1外部電圧V_ext1又は前記第1内部電圧V_int1のノイズを前記第1及び第2キャパシタC31,C32に印加させる。また、前記第2安定化部120は、前記第1及び第2キャパシタC31,C32に印加された電圧のノイズを接地端VSSに流す。
つまり、前記第1内部回路10に印加される前記第1外部電圧V_ext1又は前記第1内部電圧V_int1のノイズを2つのキャパシタC31,C32を介して接地端VSSに流す。また、前記第2内部回路20に印加される前記第2外部電圧V_ext2又は前記第2内部電圧V_int2のノイズを2つのキャパシタC31,C32を介して接地端VSSに流す。すなわち、前記第1及び第2安定化部110,120を介して前記第1内部回路10は前記第1キャパシタC31と前記第2キャパシタC32に接続される。したがって、前記第1内部回路10は前記第1キャパシタC31だけに接続しているときよりは、前記第1及び第2安定化部110,120を介して並列接続した前記第1及び第2キャパシタC31,C32に接続しているときの方が少ない電圧ノイズが印加される。その理由は、キャパシタは並列接続したときにキャパシタンスが大きくなるためである。
本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施できるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は上記の詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出されるすべての変更又は変形した形態は本発明の範囲に含まれると解釈しなければならない。
1…第1電圧パッド
2…第1接地パッド
3…第2電圧パッド
4…第2接地パッド
10…第1内部回路
20…第2内部回路
100…電圧安定化手段
110…第1安定化部
120…第2安定化部
2…第1接地パッド
3…第2電圧パッド
4…第2接地パッド
10…第1内部回路
20…第2内部回路
100…電圧安定化手段
110…第1安定化部
120…第2安定化部
Claims (18)
- 第1電流が流れる第1内部回路と、
第2電流が流れる第2内部回路と、
前記第1電流のうちの一部と前記第2電流のうちの一部は第1接地パッドに流れ、残りの前記第1電流と残りの前記第2電流は第2接地パッドに流れるように構成された電圧安定化部とを
含むことを特徴とする半導体集積回路。 - 前記第1接地パッドには、第1接地電圧が印加され、
前記第2接地パッドには、前記第2接地電圧が印加されることを特徴とする請求項1に記載の半導体集積回路。 - 前記電圧安定化部は、
前記第1接地パッドと前記第1内部回路が接続された第1ノードと前記第2接地パッドと前記第2内部回路が接続された第2ノードに接続されたフィルタを含む
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記フィルタは、キャパシタを含むことを特徴とする請求項3に記載の半導体集積回路。
- 前記第1接地電圧は、前記第2接地電圧とターゲットレベルが等しく、
前記電圧安定化部は、前記第1接地電圧が前記第2接地電圧のレベルより所定電圧レベル以上高くなったときに、前記第1接地パッドと前記第2接地パッドを接続させるスイッチング素子を含む
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記電圧安定化部は、前記第1接地電圧と前記第2接地電圧の電圧レベルの差が所定電圧レベル以上となったときに、前記第1接地パッドと前記第2接地パッドを接続させる第1スイッチング素子及び第2スイッチング素子を含み、
前記第1スイッチング素子は、前記第1接地電圧が前記第2接地電圧のレベルより前記所定電圧レベル以上高くなったとき、前記第1接地パッドと前記第2接地パッドを接続させ、
前記第2スイッチング素子は、前記第2接地電圧が前記第1接地電圧のレベルより前記所定電圧レベル以上高くなったときに、前記第1接地パッドと前記第2接地パッドを接続させる
ことを特徴とする請求項2に記載の半導体集積回路。 - 第1内部回路の電圧端及び接地端に接続された第1キャパシタと、
第2内部回路の電圧端及び接地端に接続された第2キャパシタと、
前記第1キャパシタに印加される電圧のノイズを前記第2キャパシタにも印加するように構成された電圧安定化部と
を含むことを特徴とする半導体集積回路。 - 前記電圧安定化部は、前記第1内部回路の電圧端と前記第2内部回路の電圧端に接続されたフィルタを含むことを特徴とする請求項7に記載の半導体集積回路。
- 前記電圧安定化部は、前記第1内部回路の接地端と前記第2内部回路の接地端に接続されたフィルタを含むことを特徴とする請求項7に記載の半導体集積回路。
- 前記フィルタは、前記電圧のノイズが高周波になるほど小さいインピーダンスを有するように構成されていることを特徴とする請求項8に記載の半導体集積回路。
- 前記フィルタは、前記電圧のノイズが高周波になるほど小さいインピーダンスを有するように構成されていることを特徴とする請求項9に記載の半導体集積回路。
- 前記フィルタは第3キャパシタを含むことを特徴とする請求項10に記載の半導体集積回路。
- 前記フィルタは第3キャパシタを含むことを特徴とする請求項11に記載の半導体集積回路。
- 前記電圧安定化部は、
前記第1内部回路の電圧端と前記第2内部回路の電圧端に接続された第1安定化部と、
前記第1内部回路の接地端と前記第2内部回路の接地端に接続された第2安定化部と
を含むことを特徴とする請求項7に記載の半導体集積回路。 - 前記第1安定化部は、前記第1内部回路の電圧端と前記第2内部回路の電圧端から印加される電圧のノイズが高周波になるほど小さいインピーダンスを有する第1フィルタである第3キャパシタを含み、
前記第2安定化部は、前記第1内部回路の接地端と前記第2内部回路の接地端から印加される電圧のノイズが高周波になるほど小さいインピーダンスを有する第2フィルタである第4キャパシタを含むことを特徴とする請求項14に記載の半導体集積回路。 - 前記電圧安定化部は、前記第1内部回路の電圧端と前記第2内部回路の接地端のレベルの差を一定に維持するように構成されている、請求項7に記載の半導体集積回路。
- 前記電圧安定化部は、前記第1内部回路の電圧端と前記第2内部回路の接地端に接続された第3キャパシタを含むことを特徴とする請求項16に記載の半導体集積回路。
- 前記電圧安定化部は、
前記第1内部回路の電圧端と前記第2内部回路の接地端に接続された第1安定化部である第3キャパシタと、
前記第2内部回路の電圧端と前記第1内部回路の接地端に接続された第2安定化部である第4キャパシタと
を含むことを特徴とする請求項7に記載の半導体集積回路。
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US9871506B2 (en) * | 2014-04-16 | 2018-01-16 | Qualcomm Incorporated | Switchable decoupling capacitors |
KR20160005404A (ko) * | 2014-07-07 | 2016-01-15 | 에스케이하이닉스 주식회사 | 시스템 |
US20160371216A1 (en) * | 2015-06-17 | 2016-12-22 | Intel Corporation | Capacitor interconnections and volume re-capture for voltage noise reduction |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型mis集積回路 |
JPH046868A (ja) * | 1990-04-24 | 1992-01-10 | Fujitsu Ltd | 半導体集積回路 |
JPH09205357A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置 |
JPH11103248A (ja) * | 1997-07-30 | 1999-04-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02111064A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | モノリシックicの静電破壊保護回路 |
JPH02113623A (ja) * | 1988-10-21 | 1990-04-25 | Sharp Corp | 集積回路の静電気保護回路 |
JPH05343603A (ja) | 1992-06-09 | 1993-12-24 | Nec Corp | 半導体装置 |
KR960000515B1 (ko) | 1992-07-31 | 1996-01-08 | 삼성전자주식회사 | 반도체 소자의 정전기 방지회로 |
JP3173327B2 (ja) | 1995-06-16 | 2001-06-04 | 富士通株式会社 | 半導体装置 |
JP3229809B2 (ja) * | 1995-08-31 | 2001-11-19 | 三洋電機株式会社 | 半導体装置 |
KR100206604B1 (ko) * | 1996-06-29 | 1999-07-01 | 김영환 | 반도체 메모리 장치 |
JPH1023662A (ja) * | 1996-07-03 | 1998-01-23 | Mitsubishi Electric Corp | サージ保護回路 |
JPH10135336A (ja) | 1996-10-25 | 1998-05-22 | Toshiba Corp | 半導体集積回路装置、半導体集積回路装置が発するノイズの低減方法、半導体集積回路装置の内部電源システム |
JP3693204B2 (ja) * | 1996-12-06 | 2005-09-07 | 株式会社日立製作所 | 半導体集積回路装置 |
JP3730003B2 (ja) * | 1997-02-18 | 2005-12-21 | 株式会社東芝 | 半導体装置 |
WO1998047190A1 (en) * | 1997-04-16 | 1998-10-22 | The Board Of Trustees Of The Leland Stanford Junior University | Distributed esd protection device for high speed integrated circuits |
JPH11103428A (ja) * | 1997-09-29 | 1999-04-13 | Funai Electric Co Ltd | 映像装置 |
US6597227B1 (en) * | 2000-01-21 | 2003-07-22 | Atheros Communications, Inc. | System for providing electrostatic discharge protection for high-speed integrated circuits |
JP4204737B2 (ja) * | 2000-03-16 | 2009-01-07 | 株式会社ルネサステクノロジ | 集積回路装置 |
KR20020002020A (ko) | 2000-06-29 | 2002-01-09 | 박종섭 | 전원부의 cdm 및 emi 필터 회로 |
TW541791B (en) * | 2001-07-23 | 2003-07-11 | Via Tech Inc | Signal transmission device and method to reduce power bounce |
KR100464411B1 (ko) * | 2002-04-19 | 2005-01-03 | 삼성전자주식회사 | 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치 |
EP1453092A3 (en) * | 2003-02-27 | 2004-09-08 | NEC Electronics Corporation | Semiconductor integrated device and apparatus for designing the same |
US6756834B1 (en) * | 2003-04-29 | 2004-06-29 | Pericom Semiconductor Corp. | Direct power-to-ground ESD protection with an electrostatic common-discharge line |
KR100576449B1 (ko) | 2004-01-30 | 2006-05-08 | 주식회사 하이닉스반도체 | 내부전압 발생회로 |
JP4652703B2 (ja) * | 2004-03-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及びマルチ・チップ・パッケージ |
KR20060023201A (ko) | 2004-09-09 | 2006-03-14 | 삼성전자주식회사 | 반도체 장치의 멀티내부전압 발생회로 |
KR100801033B1 (ko) * | 2005-11-03 | 2008-02-04 | 삼성전자주식회사 | 경계 스캔 회로를 이용하여 온 다이 터미네이션 회로를테스트할 수 있는 반도체 장치, 이를 구비한 테스트시스템, 및 테스트 방법 |
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Patent Citations (4)
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JPS6336557A (ja) * | 1986-07-30 | 1988-02-17 | Nec Corp | 相補型mis集積回路 |
JPH046868A (ja) * | 1990-04-24 | 1992-01-10 | Fujitsu Ltd | 半導体集積回路 |
JPH09205357A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置 |
JPH11103248A (ja) * | 1997-07-30 | 1999-04-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Also Published As
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