KR20020002020A - 전원부의 ｃｄｍ 및 ｅｍｉ 필터 회로 - Google Patents

Abstract

본 발명은 전원입력단에서 외부 전자파 및 외부 전기적 잡음으로 인해 발생되는 씨디엠(CDM : Charge device model)과 전자기효과(EMI : Electromagnetic Interference)를 제거하기 위한 전원부의 CDM 및 EMI필터 회로에 관한 것으로, 특히 외부 전원부와 내부 전원부 사이의 배선회로를 분리하여 그 사이에서 발생하는 입력 노이즈 및 전자파를 차단하도록 함으로써 CDM 및 EMI에 대한 내성을 향상시킬 뿐만 아니라 소자의 신뢰성을 향상시키도록 한 전원부의 CDM 및 EMI필터 회로에 관한 것이다.

Description

전원부의 ＣＤＭ 및 ＥＭＩ 필터 회로{Charge device model and electromagnetic interference filter circuit of power unit}

본 발명은 CDM 및 EMI필터 회로에 관한 것으로, 특히 외부 전원부와 내부 전원부 사이의 배선회로를 분리하여 그 사이에서 발생하는 입력 노이즈 및 전자파를 차단하도록 함으로써 CDM 및 EMI에 대한 내성을 향상시키도록 한 전원부의 CDM 및 EMI필터 회로에 관한 것이다.

반도체소자의 기술이 발전하면서 자연적인 현상에 의하여 집적회로가 손상되는 것에 대한 연구가 진행되고, 이들이 산업기술에 적용되면서 집적회로에서 요구되는 조건이 많아지게 되었다.

이러한 흐름에서 씨디엠(CDM; Charge Device Model)이라는 정전방전(ESD; Electrostatic Discharge)에 대한 또 다른 형태의 조건이 요구되고 있다. ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아닌 전장에 의해 집적회로의 내부에 충전된 전하가 외부의 그라운드(Ground)로 방전이 일어나는 현상을 씨디엠이라고 규정하고 있다. 그런데, ESD와 달리 CDM은 전하의 방전을 모델링 했을 때 피크 전류에 이르는 상승시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.

현재 166㎒~200㎒이상의 고속집적회로 메모리가 개발되고 있는 상황에서는 입력되는 신호의 전달지연을 발생시키는 RC(시정수)값이 중요하다. 그런데, 종래의 기술을 보면 상술된 CDM현상을 개선하기 위하여 보호장치의 면적을 크게 하는 방법이 적용되는데, 이는 상기한 시정수의 캐패시턴스 C값에 대하여 제한을 받게 되는 문제점이 있다.

한편, 전자기효과(Electromagnetic Interference; EMI)란 외부의 전기적 잡음에 의해 집적회로가 오동작을 일으키는 것으로, 전기적 외부잡음이 집적회로 내부로 유입되는 경로는 다음의 2가지로 나누어 진다.

그 하나는 전파에 의하여 집적회로의 디바이스에 직접적으로 작용하게 되는 경우이며, 다른 하나는 외부와 연결되어 있는 즉 외부에서 집적회로 내부로의 신호전달을 담당하는 부분이나 전원단에서 발생하는 전기적 잡음에 의해 집적회로가 신호를 받은 것으로 인식하여 오동작을 일으키게 되는 경우이다.

정전기는 상기한 EMI를 일으키는 주요 원인 중의 하나로, 패키지화된 반도체 장치의 데이타 입/출력핀(DQ pin)을 통해 인가되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능을 파괴시키게 된다. 즉, 다이오드의 P-N접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소스를 단락시킴으로써 소자의 신뢰성에 큰 영향을 미치게 된다.

최근들어 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 최근의 반도체 장치는 CDM(Charge Device Model) 및 EMI에 대한 내성을 더욱더 향상시키는데 주력하고 있다. 특히, 통상적으로 사용되는 전자장비의 오동작이 상기 EMI에 의해 발생한다는 연구결과가 속속 증명되어지고 있다. 따라서, 정밀 전자장비가 마련된 비행기 및 병원등에서는 휴대폰과 같이 고주파수를 이용하는 전자장비의 사용을 엄격히 규제하고 있는 실정이다.

도 1은 종래의 집적회로에서 전원단의 CDM 및 EMI필터회로를 나타낸다.

도 1을 보면, 종래의 CDM 및 EMI필터는 전원전압(Vcc) 패드(1) 및 접지전압(Vss) 패드(2)와, 내부회로와 연결된 내부 Vcc연결배선(8) 및 내부 Vss연결배선(9)에 입력패드(1,2)로부터 인가되는 전류를 전달하기 위한 NMOS트랜지스터(3)와, NMOS트랜지스터(3)의 후단에 캐패시터(4)를 설치함으로써 노이즈에 대한 내성을 향상시키도록 하였다.

그런데, 이러한 종래의 CDM 및 EMI필터는 그 내부 구성에 있어서 단순히 캐패시터만을 구비할 뿐 CDM 및 EMI에 대한 고려를 충분히 하고 있지 않다. 즉, 집적회로 내부의 CDM 및 EMI에 대한 고려가 행해지지 않게 되면서 소자 자체의 결함이 아닌 동작상의 오류를 발생시켜 회로소자의 신뢰성을 저하시키게 되는 문제점이 여전히 남아있게 된다. 따라서, 전파사용이 급증하고 있는 점을 감안할 때, CDM 및 EMI방지책에 대한 요구가 더욱 심각하게 대두되고 있는 실정이다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 창출된 것으로, 외부 전원부와 내부 전원부 사이의 배선회로를 분리하여 그 사이에서 발생하는 입력 노이즈 및 전자파를 차단하도록 함으로써 CDM 및 EMI에 대한 내성을 향상시킬 수 있도록 하는 전원부의 CDM 및 EMI필터 회로를 제공함에 그 목적이 있다.

도 1은 종래의 CDM 및 EMI필터 회로도,

도 2는 본 발명에 따른 전원부의 CDM 및 EMI필터 회로도,

도 3은 본 발명의 회로에 잡음이 유기되었을 때 잡음이 제거되는 과정을 나타낸 도면,

도 4는 본 발명의 전원단에 CDM전하가 유입되었을 때 내부 회로에 전하가 유입되는 도면,

도 5는 본 발명의 내부회로의 진행성 오류로 인하여 과전류가 흐를 때 전류의 흐름도를 나타낸 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 외부 전원전압 패드 20 : 외부 접지전압 패드

30 : PMOS트랜지스터 40 : 제 2캐패시터

50 : 제 1캐패시터 60 : NMOS트랜지스터

70 : 제 3캐패시터

상기 목적을 달성하기 위하여, 본 발명에 의한 전원부의 CDM 및 EMI필터는, 외부 전원전압 패드와, 외부 접지전압 패드를 구비한 CDM 및 EMI필터 회로에 있어서, 외부 전원전압 패드로부터 내부회로에 전원전압을 인가하기 위한 내부 전원전압 연결배선과, 외부 접지전압 패드로부터 내부회로에 접지전압을 인가하기 위한 내부 접지전압 연결배선과, 외부 전원전압 패드와 그 소스 단자가 연결되고, 드레인 단자는 내부 전원전압 연결배선과 연결되며, 게이트 단자는 외부 접지전압 패드와 연결되어 인가되는 전원전압을 안정화시키는 PMOS트랜지스터와, 외부 접지전압 패드와 그 소스 단자가 연결되고, 드레인 단자는 내부 접지전압 연결배선과 연결되며, 게이트 단자는 외부 전원전압 패드와 연결되어 인가되는 접지전압을 안정화시키는 NMOS트랜지스터 및 내부 전원전압 연결배선과 내부 접지전압 연결배선 사이에 연결되어 입력되는 전원을 안정화 시키는 제 1캐패시터를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2는 본 발명에 따른 전원부의 CDM 및 EMI필터 회로도이다.

도 2를 보면, 본 발명에 따른 CDM 및 EMI필터 회로는 외부로부터 전원전압을 인가받기 위한 외부 전원전압 패드(10)와, 외부로부터 접지전압을 인가받기 위한 외부 접지전압 패드(20)를 구비한다. 그리고, 외부 전원전압 패드(10)로부터 인가되는 전원전압을 내부회로로 인가하기 위한 내부 전원전압 연결배선(8)과, 외부 접지전압 패드(20)로부터 인가되는 접지전압을 내부회로로 인가하기 위한 내부 접지전압 연결배선(9)을 구비한다. 외부 전원전압 패드(10)와 내부 전원전압 연결 배선 (8)사이에는 PMOS트랜지스터(30)와 제 2캐패시터(40)가 병렬 연결되어 있다. PMOS트랜지스터(30)의 소스 단자는 외부 전원전압 패드(10)와 연결되고, 그 드레인 단자는 내부 전원전압 연결배선(8)과 연결되며, 게이트 단자는 외부 접지전압 패드(20)와 연결된다. 또한, 외부 전원전압 패드(10)와 내부 접지전압 연결배선 (9)사이에는 NMOS트랜지스터(60)와 제 3캐패시터(70)가 병렬로 연결되어 있다. NMOS트랜지스터(60)는 내부 접지전압 연결배선(9)과 그 드레인 단자가 연결되고, 소스 단자가 외부 접지전압 패드(20)와 연결되며, 그 게이트 단자는 외부 전원전압 패드(10)와 연결된다. 그리고, 내부 전원전압 연결배선(8)과 내부 접지전압 연결배선 사이(9)에는 제 1캐패시터(50)가 연결되어 있다.

도 3은 전원잡음이 유기되었을 때 잡음이 제거되는 과정을 도시한 흐름도이다.

도 3을 참조하면, 전원단의 외부 전원전압 단자에 갑작스런 잡음이 유입될 경우 외부 전원전압단(10,20)과 내부 전원전압단(8,9) 사이에 잡음전위 만큼의 차이가 발생하게 된다. 즉, 외부 전원전압 패드(10)로부터 인가된 잡음전위는 PMOS트랜지스터(30)로 입력되는 동시에 제 2캐패시터(40)에 인가되어 제 2캐패시터(40)에 충전된다. 또한, PMOS트랜지스터(30)는 인가된 잡음전위로 인하여 역바이어스 (Back-Bias)가 올라가는 형태가 되어 문턱전압이 증가하게 된다. 그리고, PMOS트랜지스터(30)로부터 인가된 전압은 제 1캐패시터(50)에 충전되어 전원이 안정화 됨으로써 내부 전원전압은 상대적으로 잡음에 대한 영향이 작아지게 된다.

한편, 외부 접지전압 패드(20)로부터 입력된 잡음전위는 NMOS트랜지스터(60)로 입력되는 동시에 제 3캐패시터(70)에 충전된다. 그리고, 이하의 동작과정을 상술된 과정과 동일하다. 또한, 내부 전원전압 연결배선(8)과 내부 접지전압 연결배선(9) 사이에 제 1캐패시터(50)를 구비하여 인가되는 전원을 안정화시킴으로써, 내부 전원단은 상대적으로 잡음에 대한 영향이 작아지게 된다.

도 4는 전원단에 CDM전하가 유입되었을 때 내부 회로에 전하가 유입되는 흐름도이다.

도 4를 보면, 외부 전원전압 패드(10)로부터 인가된 CDM전하는 PMOS트랜지스터(30)에 인가되고, PMOS트랜지스터(30)로부터 출력된 CDM전하는, 내부 전원전압 연결배선(8)을 통하여 내부회로에 입력된다. 따라서, 내부회로에 실제적으로 유입되는 CDM전하는 아주 미약함으로 내부회로에 안정된 전원을 제공할 수 있게 된다.

도 5는 내부회로의 진행성 오류로 인하여 과전류가 흐를 때 전류의 흐름도를 나타낸다.

도 5를 보면, 집적회로의 내부 진행성 결함으로 인하여 과전류가 흐를 경우 PMOS트랜지스터(30)는 포화 전류의 크기가 정해져 있기 때문에 소정 크기 이상의 전류를 출력하지 않는다. 따라서, 과전류의 발생시 PMOS트랜지스터(30)는 세트 커런트(Sat current)가 되므로 그 이상의 전류를 흘려주지 않기 때문에, 오동작을 하는 소자 이외의 소자에는 영향을 주지 않게 된다.

본 발명은 내부 전원단(10,20)과 외부 전원단(8,9)이 분리되어 있어, 외부 전원전압 배선에 크기가 작은 트랜지스터는 연결되지 않게 된다. 그래서, 직접적인 스트레스가 가해지는 전원핀과 분리되어 있는 형태가 되어 전원 CDM 및 EMI에 대한 내성이 향상된다.

이상에서 설명한 바와 같이, 본 발명에 의한 전원부의 CDM 및 EMI필터 회로는 다음과 같은 효과를 제공한다.

첫째, 외부 전원전압이 인가되는 배선회로와 내부전원부와 연결되는 배선회로를 간접적인 연결이 되도록 하여 전원회로에 대한 CDM 테스트시 크기가 작은 트랜지스터가 직접 연결이 되는 것을 방지할 수 있기 때문에, CDM에 대한 내성을 향상시킬 수 있게 된다.

둘째, 외부 전원전압과 내부 전원전압단 사이에 캐패시터를 형성하여 외부 캐패시터의 직접적인 잡음신호에 의하여 둔감하게 반응하도록 함으로써 집적회로의 안정화를 도모하게 된다.

셋째, 외부전원전압과 내부 전원전압 사이에 트랜지스터를 연결하여 간접배선이 되도록 함으로써, CDM 및 EMI에 대한 내성을 향상시킬 수 있도록 하는 효과를 소자에만 영향을 줄 뿐 열로 인하여 다른 소자에는 영향을 주지 않게 된다.

Claims (5)

1. 외부 전원전압 패드와, 외부 접지전압 패드를 구비한 CDM 및 EMI필터 회로에 있어서,

   상기 외부 전원전압 패드로부터 내부회로에 전원전압을 인가하기 위한 내부 전원전압 연결배선;

   상기 외부 접지전압 패드로부터 내부회로에 접지전압을 인가하기 위한 내부 접지전압 연결배선;

   상기 외부 전원전압 패드와 그 소스 단자가 연결되고, 드레인 단자는 상기 내부 전원전압 연결배선과 연결되며, 게이트 단자는 상기 외부 접지전압 패드와 연결되어 인가되는 전원전압을 안정화시키는 PMOS트랜지스터;

   상기 외부 접지전압 패드와 그 소스 단자가 연결되고, 드레인 단자는 상기 내부 접지전압 연결배선과 연결되며, 게이트 단자는 상기 외부 전원전압 패드와 연결되어 인가되는 접지전압을 안정화시키는 NMOS트랜지스터; 및

   상기 내부 전원전압 연결배선과 내부 접지전압 연결배선 사이에 연결되어 입력되는 전원을 안정화 시키는 제 1캐패시터를 구비함을 특징으로 하는 전원부의 CDM 및 EMI필터 회로.
2. 제 1 항에 있어서,

   상기 외부 전원전압 패드와 상기 내부 전원전압 연결배선 사이에 연결되어입력되는 전원을 안정화시키는 제 2캐패시터를 구비함을 특징으로 하는 전원부의 CDM 및 EMI필터 회로.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 외부 접지전압 패드와 상기 내부 접지전압 연결배선 사이에 연결되어 입력되는 전원을 안정화시키는 제 3캐패시터를 구비함을 특징으로 하는 전원부의 CDM 및 EMI필터 회로.
4. 제 1 항에 있어서,

   상기 PMOS트랜지스터 소자의 폭은 500㎛이상임을 특징으로 하는 전원부의 CDM 및 EMI필터 회로.
5. 제 1 항에 있어서,

   상기 NMOS트랜지스터 소자의 폭은 500㎛이상임을 특징으로 하는 전원부의 CDM 및 EMI필터 회로.