KR101679347B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 전원을 통한 노이즈 발생 또는 전파를 통한 노이즈 발생에 대해 보다 효율적으로 방지할 수 있는 반도체 장치에 관한 것이다.
반도체 소자의 기술이 발전하면서 자연적인 현상에 의하여 집적접회로가 손상되는 연구가 진행되고, 이들이 산업기술에 적용되면서 집적회로에서 요구되는 조건이 많아지게 되었다. 이러한 흐름에서 씨디엠(CDM; Charge Device Model)이라는 정전방전(ESD; Electrostatic Discharge)에 대한 또 다른 형태의 조건이 연구되고 있다. ESD와 같이 외부의 정전기원으로부터 전하가 집적회로의 내부로 유입되는 것이 아닌 전장에 의해 집적회로의 내부에 충전된 전하가 외부의 그라운드로 방전이 일어나는 현상을 씨디엠이라고 규정하고 있다. 그런데, ESD와 달리 CDM은 전하의 방전을 모델링 했을 때 피크 전류에 이르는 상승시간이 아주 짧아서 그 해석도 어려우며, 그에 대한 내성을 향상시키는 것 또한 아주 세심한 고려가 필요하다.
한편, 전자기 효과(Electromagnetic Interference; EMI)란 외부의 전기적 잡음에 의해 집적회로가 오동작을 일으키는 것으로 전기적 외부잡음이 집적회로 내부로 유입되는 경로는 다음의 2가지로 나누어 진다. 그 하나는 전파에 의하여 집적회로의 디바이스에 직접적으로 작용하게 되는 경우이며, 다른 하나는 외부와 연결되어 있는 즉 외부에서 집적회로 내부로의 신호전달을 담당하는 부분이나 전원단에서 발생하는 전기적 잡음에 의해 집적회로가 신호를 받은 것으로 인식하여 오동작을 일으키는 경우이다.
정전기는 상기한 EMI를 일으키는 주요 원인 중의 하나로, 패키지화된 반도체 장치의 데이터 입/출력핀을 통해 인가되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가하여 이들 소자의 기능을 파괴하게 된다. 즉, 다이오드의 PN접합사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소스를 단락시킴으로써 소자의 신뢰성에 큰 영향을 미치게 된다.
최근들어 반도체 장치가 고집접화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 최근의 반도체 장치는 CDM 및 EMI에 대한 내성을 더욱더 향상 시키는데 주력하고 있다. 대부분의 반도체 장치는 이러한 정전기 손상으로부터 내부 회로를 보호하기 위해 패드와 반도체 내부 회로 사이에 정전기 방전회로를 설치한다. 정전기 방전회로는 정전기로 인해 순간적으로 흐르는 과전류를 방전하는 역할을 한다. 그러나, 반도체 장치의 외부에서 공급되는 전원을 통한 노이즈, 전파를 통한 노이즈에 대한 보다 정밀한 방지책에 대한 요구가 더욱 심각하게 요구되고 있는 실정이다.
본 발명은 코어 영역에 노이즈 필터를 설치하여 노이즈를 차단 내지는 열화시키는 반도체 장치를 제공한다.
본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 내부 연결 전원 배선에는 상기 코어 영역의 블록내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서, 상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과; 상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과; 상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며, 상기 내부 회로 전원 배선에는 상기 코어 영역의 블록내에 입력되는 노이즈를 차단하는 노이즈 필터가 설치되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 의해 코어 영역에 노이즈 필터를 설치함으로서, 노이즈 차단이 유리한 반도체 장치를 제공할 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 장치(100)의 전체 구성도이다.
도2는 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도4는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도5는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도6 본 발명의 또다른 실시예에 따른 앤드 캐패시터의 구성도이다.
도7은 본 발명의 또다른 실시예에 따른 멀티 레벨 캐패시터이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명을 설명하기 위한 반도체 장치(100)의 전체 구성도이다.
도1을 참조하여 살펴보면, 상기 반도체 장치(100)은 코어 영역(10)과 페리 영역(20)으로 구분된다.
상기 코어 영역(10)은 반도체 장치(100)의 소정의 처리 기능을 갖는 회로로 구성되는 메인 영역으로 아날로그 블록(17)과 로직 블록(18), 외주 전원배선(11, 12)과, 내부 전원배선(13, 14, 15, 16)을 포함한다.
상기 아날로그 블록(17)은 아날로그 회로로 구성되어 센서로 부터의 신호를 검출하거나 외부 기기를 구동 제어하는 동작을 행하는 블록이며, 블록내의 전원용 내부 공급 전원 배선(15), 접지용 내부 공급 전원 배선(16)에 전력이 공급됨으로써 동작하고, 소정의 기능을 실행한다.
상기 로직 블록(18)은 비교적 고주파수의 클럭에 기초한 디지털 회로가 직접되어 각종 논리 동작을 행하는 블록이며, 블록내의 전원용 내부 공급 전원 배선(15), 접지용 내부 공급 전원 배선(16)에 전력이 공급됨으로써 동작하고, 소정의 기능을 실행한다.
상기 외주 전원배선(11, 12)은 페리 영역에 설치된 전원 전압 패드(21)와 접지 전압 패드(22)에 공급된 전력을 반도체 장치(100)의 코어 영역 전체에 공급 가능하게 하기 위한 전원공급용 배선이다. 따라서, 외주 전원배선(11, 12)은 전원전압(VDD)를 공급하는 전원용 외주 전원배선(11)과, 접지전압(VSS)를 공급하는 접지전압용 외주 전원배선(12)을 구비한다. 상기 전원용 외주 전원배선(11)은 전원 전압 패드(21)에 접속되고, 접지전위용 외주배선(12)은 접지 전압 패드(22)에 접속된다. 상기 외주 전원배선(11, 12)은 코어 영역(10)에 전력을 공급하기 위한 배선이므로, 코어 영역(10)보다도 외측에 배치되고, 전원 전압 패드(21) 및 접지 전압 패드(22)의 근처에서, 코어 영역(10)으로의 전원공급을 행하기 쉬운 위치에 배치되는 것이 바람직하다.
상기 내부 전원배선(13, 14, 15, 16)은 로직 블록 또는 아날로그 블록의 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선(15, 16)과, 외주 전원배선(11, 12)과 블록내의 내부 회로 전원 배선(15, 16)을 연결하는 내부 연결 전원 배선(13, 14)으로 구성된다. 따라서, 상기 내부 연결 전원 배선(13, 14)은 외주 전원배선(11, 12)과 내부 회로 전원 배선(15, 16)을 전기적으로 접속한다. 또한, 상기 내부 연결 전원 배선(13, 14)은 전원용 내부 연결 전원 배선(13), 접지용 내부 연결 전원 배선(14)으로 구성되며, 상기 내부 회로 전원 배선(15, 16)은 전원용 내부 공급 전원 배선(15), 접지용 내부 회로 전원 배선(16)으로 구성된다.
상기 페리 영역(20)은, 반도체 장치(100)의 접속배선을 짧게 하고 반도체 장치(100)를 넓게 사용하기 위해 상기 코어 영역(10)을 둘러싼 형태로 외측에 배치되며, 전원 전압 패드(21)와 접지 전압 패드(22)를 포함한다.
상기 전원 전압 패드(21)와 접지 전압 패드(22)는 반도체 장치(100)의 외부전원과의 전기적 접속이 행해지기 위한 외부접속용의 단자이다. 반도체 장치(100)은 외부전원으로부터 전원 전압 패드(21)와 접지 전압 패드(22)에 전력이 공급됨으로써, 반도체 장치(100) 내의 전력공급이 행해진다. 전원 전압 패드(21)에는, 전원 전압(VDD)인 고전압이 공급된다. 한편, 접지 전압 패드(22)에는, 접지 전압(VSS)인 저전압이 공급된다.
도2는 본 발명의 일실시예에 따른 반도체 장치의 구성도이다.
도2(a)를 참조하여 살펴보면, 전원 전압 패드(21)로부터 외주 전원배선(11, 12)을 통해 코어 영역(10)으로 입력되는 영역에 제1 차단부(210)를 설치한다. 또한, 외주 전원배선(11, 12)상의 영역에 제2 차단부(220)를 설치한다. 상기 제1 차단부(210)와 제2 차단부(220)는 캐패시터로 구성되며, 상기 캐패시터는 상기 외주 전원 배선(11, 12)이 갖는 출력용량 및 후술되는 코어 영역 내부의 제7 차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제1 차단부(210)와 제2 차단부(220)는 코어 영역내에 초기 입력되는 노이즈를 완전차단하거나 줄여준다.
도2(b)를 참조하여 살펴보면, 전원 전압 패드(21)와 접지 전압 패드(22)는 코어 영역(10)의 블록들(17, 18)에 공급되는 전압이 상이한 경우, 각 블록들(17, 18)에 대응하여 독립하여 설치된다. 따라서, 전원 전압 패드(21)와 접지 전압 패드(22)는 용도에 따라 전기적으로 독립된 다수 개로 구성하여 상이한 전위의 전력을 독립적으로 공급할 수 있다. 따라서, 제1 전원 전압 패드(VDD1) 및 제1 접지 전압 패드(VSS1)는 제1 블록에 공급하는 전력을 받기 위한 단자 패드이며, 제2 전원 전압 패드(VDD2) 및 제2 접지 전압 패드(VSS2)는 제2 블록에 공급하는 전력을 받기 위한 단자 패드이다. 또한, 제3 전원 전압 패드(VDD3) 및 제3 접지 전압 패드(VSS3)는 제3 블록에 공급하는 전력을 받기 위한 단자 패드이다.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도3를 참조하여 살펴보면, 코어 영역(10)보다도 외측에 배치되어 있는 외주 전원배선(11, 12)으로부터 코어 영역(10)의 로직 블록 또는 아날로그 블록 내로 들어가는 내부 연결 전원 배선(13, 14)에 제3 차단부(310, 330, 340)가 형성된다. 또한, 내부 연결 전원 배선(13, 14)상의 영역에 제4 차단부(320, 360, 370)가 각각 설치한다. 또한, 내부 연결 전원 배선(13, 14)들이 서로 연결되는 영역에 제5 차단부(350)가 각각 설치한다. 상기 제3 차단부(310, 330, 340), 제4 차단부(320, 360, 370)와 제5 차단부(350)는 캐패시터로 구성되며, 상기 캐패시터는 후술되는 코어 영역 내부의 제7 차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제3 차단부(310, 330, 340), 제4 차단부(320, 360, 370)와 제5 차단부(350)는 아날로그 블록과 로직 블록내에 초기 입력되는 노이즈를 완전차단하거나 줄여준다. 특히 아날로그 블록의 내부에 내부 연결 전원 배선(13, 14)이 형성되는 제4 차단부(360, 370)의 경우, 내부 연결 전원 배선(13, 14)이 폐루프를 형성하고 있으므로, 상기 내부 연결 전원 배선(13, 14)의 라우팅 구조가 오실레이션되는 것을 막기 위해 끝단을 앤드 캐패시터(End Capacitor)로 하는 것이 바람직하다.
도4는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도4를 참조하여 살펴보면, 로직 블록 또는 아날로그 블록 내의 내부 입력단 내부 회로 전원 배선(15, 16)의 영역에 제6 차단부(410, 420, 430, 440)를 설치한다. 상기 제6 차단부(410, 420, 430, 440)는 캐패시터로 구성되며, 상기 캐패시터는 후술되는 코어 영역 내부의 제7차단부의 커패시터 용량 보다 더 큰 용량을 가져야 하므로, 큰 용량의 캐패시터 또는 멀티 레벨 캐패시터로 구성하는 것이 바람직하다. 상기 제6 차단부(410, 420, 430, 440)는 아날로그 블록 또는 로직 블록내에 입력되는 노이즈를 완전차단하거나 줄여준다.
도5는 본 발명의 또다른 실시예에 따른 반도체 장치의 구성도이다.
도5를 참조하여 살펴보면, 로직 블록 또는 아날로그 블록 내의 내부 회로 전원 배선(15, 16)상에 제7 차단부(511, 512, 513, 514, 521, 522, 523, 524, 525, 526, 527, 528)를 설치한다. 상기 제7 차단부는 내부 회로 전원 배선(15, 16)에 격자 대칭구조인 배선을 구성하여 적정한 용량을 가지는 앤드 캐패시터를 형성한다.
도6 본 발명의 또다른 실시예에 따른 앤드 캐패시터의 구성도이다.
도6a를 참조하여 살펴보면, 본 발명의 외주 전원배선(11, 12), 내부 연결 전원 배선(13, 14), 내부 회로 전원 배선(15, 16)은 전원 전압 패드로부터 배선이 연결됨에 따라 연결 접점으로부터 트리 구조로 연결되고 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조를 가지며, 이때, 앤드 캐패시터는 내부 회로 전원 배선(15, 16)에 격자 대칭구조인 배선의 입력단에 작은 용량의 앤드 캐패시터를 형성하고, 양 끝단에 앤드 캐패시터를 형성되도록 구성된다.
또한, 도6b를 참조하여 살펴보면, 본 발명의 외주 전원배선(11, 12), 내부 연결 전원 배선(13, 14), 내부 회로 전원 배선(15, 16)은 전원 전압 패드로부터 배선이 연결됨에 따라 그물 구조로 연결되고 점차 배선의 넓이가 작게 되는 메쉬-트위그(Mesh-twig)구조를 가지며, 이때, 앤드 캐패시터는 내부 회로 전원 배선(15, 16)에 그물 구조인 배선의 중간 부분을 절단하여 앤드 캐패시터를 형성한다. 상기와 같은 두가지 형태의 앤드 캐패시터 구조는 로직 블록 및 아날로그 블록에 동일하게 적용가능하다.
도7은 본 발명의 또다른 실시예에 따른 멀티 레벨 캐패시터이다.
도7a를 참조하여 살펴보면, 본 발명의 일실시예에 따른 멀티 레벨 캐패시터는 배선(L1,L2)으로부터 3개의 배선이 각각 분기되며, 분기된 첫 번째 배선에 다수의 캐패시터(c11~c14)가 병렬로 연결되고, 분기된 두 번째 배선에 다수의 커패시터(c21~c24)가 병렬로 연결되고, 분기된 세 번째 배선에 다수의 커패시터(c31~c34)가 병렬로 연결된다. 이때 다수의 캐패시터(c11~c34)는 c11=c21=c31, c12=c22=c32, c13=c23=c33, c14=c24=c34이므로, 첫 번째 배선에 병렬로 연결되는 다수의 캐패시터(c11~c14)와 두 번째 배선에 병렬로 연결되는 다수의 캐패시터(c21~c24)와 세 번째 배선에 병렬로 연결되는 다수의 캐패시터(c31~c34)는 서로 동일한 용량을 가진다. 여기서는 4개의 캐패시터를 예시적으로 도시하였지만, 다양한 수의 캐패시터가 병렬로 연결될 수 있다.
도7b를 참조하여 살펴보면, 본 발명의 다른 실시예에 따른 멀티 레벨 캐패시터는 배선(L1,L2)에 병렬로 연결된 다수의 캐패시터(C1~C4)를 포함한다. 이때 다수의 캐패시터(C1~C4)는 각각 서로 다른 용량을 가진다. 여기서는 4개의 캐패시터를 예시적으로 도시하였지만, 다양한 수의 캐패시터가 병렬로 연결될 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
    상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
    상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
    상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
    상기 외주 전원 배선에는 상기 코어 영역내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
    상기 노이즈 필터는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터를 포함하며,
    상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터는 상기 코어 영역 내부에 설치되는 노이즈 필터보다 더 큰 용량을 가지는 반도체 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 노이즈 필터는 상기 전원 전압 패드로부터 외주 전원배선을 통해 코어 영역으로 입력되는 영역에 설치되는 제1 차단부와;
    상기 외주 전원배선상의 영역에 설치되는 제2 차단부
    를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 제1 차단부와 상기 제2 차단부는 상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
  7. 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
    상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
    상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
    상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
    상기 내부 연결 전원 배선에는 상기 코어 영역의 블록내에 초기 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
    상기 노이즈 필터는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터를 포함하며,
    상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터는 상기 코어 영역 내부에 설치되는 노이즈 필터보다 더 큰 용량을 가지는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 노이즈 필터는
    상기 코어 영역보다도 외측에 배치되어 있는 상기 외주 전원배선으로부터 상기 코어 영역의 블록내로 들어가는 상기 내부 연결 전원 배선에 설치되는 제1 차단부와;
    상기 내부 연결 전원 배선상의 영역에 설치되는 제2 차단부와;
    상기 내부 연결 전원 배선들이 서로 연결되는 영역에 설치되는 제3 차단부
    를 포함하여 구성되는 것을 특징으로 하는 반도체 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    상기 제1 차단부와 상기 제2 차단부와 상기 제3 차단부는 상기 단일 레벨 캐패시터 또는 상기 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서,
    상기 내부 연결 전원 배선이 폐루프를 형성하고 있으면, 상기 제2차단부의 양 끝단에 앤드 캐패시터를 설치하는 것을 특징으로 하는 반도체 장치.
  14. 코어 영역과 페리 영역으로 구성되는 반도체 장치에 있어서,
    상기 페리 영역에 설치된 전원 전압 패드와 접지 전압 패드에 공급된 전력을 상기 코어 영역 전체에 공급하는 외주 전원 배선과;
    상기 코어 영역의 블록 내부의 각 회로에 전원을 공급하는 내부 회로 전원 배선과;
    상기 외주 전원배선과 상기 내부 회로 전원 배선을 연결하는 내부 연결 전원 배선을 포함하며,
    상기 내부 회로 전원 배선에는 상기 코어 영역의 블록내에 입력되는 노이즈를 차단하는 노이즈 필터가 설치되고,
    상기 노이즈 필터는 상기 블록 내의 내부 입력단의 내부 회로 전원 배선의 영역에 설치되는 제1 차단부 및 상기 블록 내에 내부 회로 전원 배선 상에 설치되는 제2 차단부를 포함하며,
    상기 제1 차단부는 상기 제2차단부 보다 캐패시터의 용량이 더 큰 반도체 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 외주 전원배선, 상기 내부 연결 전원 배선, 상기 내부 회로 전원 배선은 점차 배선의 넓이가 작게 되는 트리-트위그(Tree-twig)구조 또는 메쉬-트위그(Mesh-twig)구조를 가지는 것을 특징으로 하는 반도체 장치.
  16. 삭제
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서,
    상기 제1 차단부와 상기 제2 차단부는 단일 레벨 캐패시터 또는 멀티 레벨 캐패시터로 구성되는 것을 특징으로 하는 반도체 장치.
  18. 삭제
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 멀티 레벨 캐패시터는 전원 배선에 분기되는 다수의 배선으로 구성되며, 상기 분기된 배선 각각에 다수의 캐패시터가 병렬로 연결되며, 각각 분기된 배선의 다수의 캐패시터들은 서로 동일한 용량을 가지는 것으로 구성되는 것을 특징으로 하는 반도체 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서,
    상기 제2차단부의 양 끝단에 앤드 캐패시터로 설치하는 것을 특징으로 하는 반도체 장치.
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