CN219181190U - 一种芯片esd保护电路及对应的cmos集成电路、芯片 - Google Patents
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Abstract
本实用新型ESD保护领域，尤其涉及一种芯片ESD保护电路及对应的CMOS集成电路、芯片，所述包括：第一二极管、I/O引脚、第一电阻、第二电阻、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块；本实用新型通过在CMOS集成电路内部增加二级ESD保护模块，提供额外的CDM电流协放通路，以免发生ESD时静电电流进入CMOS集成电路内部而造成器件损伤，实现集成电路本身对静电放电的耐受能力。
Description
技术领域
本实用新型属于ESD保护领域，尤其涉及一种芯片ESD保护电路及对应的CMOS集成电路、芯片。
背景技术
随着全球科学技术的飞速发展、微电子技术的广泛应用及越来越复杂的电磁环境变化，静电防护越来越成为我国电子类产品走出国门的要求。现有技术中ESD(静电释放)非常容易破坏CMOS集成电路的内部电路，甚至于沿着集成电路功率线的寄生电阻和电容也会对CMOS集成电路的ESD造成负面影响。
目前，常规的ESD保护电路的主要有几种类型：二极管(二极管串联)结构、ggNMOS结构或ggPMOS结构、SCR(Silicon-Controlled Rectifier)结构、ggNMOS+SCR结构、电容耦合结构等。在这些电路保护结构中大部分没办法考虑多种可能发生的ESD情形怎样去解决，比如：I/O引脚与电源和地之间，在不同的I/O引脚之间，在电源和地之间可能会发生的ESD；并且大部分没办法考虑电源分布更复杂的混合信号芯片发生的ESD怎样去解决。
发明内容
本实用新型的目的是针对现有技术中对多种ESD可能发生的情形考虑不足，提供了一种芯片ESD保护电路及对应的CMOS集成电路、芯片。
本实用新型解决其技术问题所采用的技术方案包括如下：
一种芯片ESD保护电路，包括：第一二极管、I/O引脚、第一电阻、第二电阻、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块、第一开关、第二开关；所述I/O引脚与第一一级ESD保护模块第一端和第二一级保护模块第一端以及第一电阻第一端相连，所述第一电阻第二端与第二电阻第一端、第一开关的第一端、第二开关的第一端相连，所述第二电阻第二端与第一二级ESD保护模块的第一端、第二二级保护模块第一端、第一二极管输入端相连，所述第一二极管输出端作为放电引脚，所述第一一级ESD保护模块第二端、第一开关的第二端、第一二级ESD保护模块的第二端与工作电压Vdd相连，所述第二一级ESD保护模块第二端、第二开关的第二端、第二二级ESD保护模块的第二端与接地端Vss相连。
可选的，所述第一开关为PMOS管，所述第二开关为NMOS管。
可选的，所述第一一级ESD保护模块和第二一级保护模块结构相同，所述第一二级ESD保护模块和第二二级保护模块结构相同，一级ESD保护模块和二级ESD保护模块结构相同或不同。
可选的，所述一级ESD保护模块和二级ESD保护模块的结构为二极管结构、ggNMOS结构、ggPMOS结构、SCR结构、ggNMOS+SCR结构、电容耦合结构其中的一种。
可选的，所述放电引脚为另一I/O引脚；所述另一I/O引脚外部连接所述第一二极管输出端，所述第一二极管输入端接芯片的插座；ESD保护电路保护集成电路组成的芯片，用于防止静电击穿晶体管的绝缘层，适用于一般电路。
可选的，所述一级ESD保护模块和二级ESD保护模块中的元件具有较低的击穿电压或较快的导通速度。
可选的，具体包括：所述击穿电压的阈值是大于线路最高工作电压或者信号电平的最大电压值，所述导通速度阈值小于1ns。
一种CMOS集成电路，包括：被保护电路、第一二极管、第二二极管、I/O引脚、第一电阻、第二电阻、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块、第一开关、第二开关；所述I/O引脚与第一一级ESD保护模块第一端和第二一级保护模块第一端以及第一电阻第一端相连，所述第一电阻第二端与第二电阻第一端、第一开关的第一端、第二开关的第一端相连，所述第二电阻第二端与第一二级ESD保护模块的第一端、第二二级保护模块第一端、第一二极管输入端相连，所述第一二极管输出端作为放电引脚，所述第一一级ESD保护模块第二端、第一开关的第二端、第一二级ESD保护模块的第二端、第二二极管的输出端、被保护电路的第一端与工作电压Vdd相连，所述第二一级ESD保护模块第二端、第二开关的第二端、第二二级ESD保护模块的第二端、第二二极管的输入端、被保护电路的第二端与接地端Vss相连。
可选的，所述被保护电路为低噪音放大器电路。
一种具有上述的CMOS集成电路的芯片。
本实用新型由于采用了以上技术方案，具有显著的技术效果：
本实用新型通过在CMOS集成电路内部增加二级ESD保护模块，提供额外的CDM电流协放通路。通过更完善的ESD保护设计，包括射频模块I/O在内的全芯片ESD防护能力可达人体放电模式HBM2000V，以免发生ESD时静电电流进入所述CMOS集成电路内部而造成器件损伤，实现CMOS集成电路本身对静电放电的耐受能力。
当放电引脚接地，CMOS集成电路内部的静电便会经由放电引脚自CMOS集成电路内部形成放电，此种模式的放电时间可能只在几ns内，为ESD电流提供放电通路，从而达到电路ESD保护的效果，对于2000V的HBM ESD电压，通常电流峰值在1.2A-1.48A左右，电流上升时间在数ns,电流持续时间在130ns-170ns之间，这样可以达到电路ESD保护的效果。
当芯片ESD发生在任意I/O引脚之间时，放电引脚为另一个I/O引脚,且两个所述I/O引脚之间无其他直接相关电路，静电放电电流先经由一级ESD保护模块到VDD或VSS电源线上，再由VDD或VSS电源线到另一个I/O引脚流出CMOS集成电路，这样可以实现CMOS集成电路ESD保护的作用。因此本实用新型实施例的ESD保护电路也能保护在不同的I/O引脚之间可能会发生的ESD。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见，下面描述中的附图仅仅是本实用新型的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
图1是本实用新型实施例芯片ESD保护电路的电路示意图；
图2是本实用新型实施例和现有技术的ESD保护电路结构的静电保护折回曲线对比图。
具体实施方式
下面结合实施例对本实用新型做进一步的详细说明，以下实施例是对本实用新型的解释而本实用新型并不局限于以下实施例。下面将结合本实用新型实施例中的附图1和附图2所示，对本实用新型实施例中的技术方案进行清楚、完整地描述。
实施例：
本实用新型实施例提供了一种具有芯片ESD防护的CMOS集成电路，请参考图1，所述CMOS集成电路包括：被保护电路、第一二极管D1、第二二极管D2、I/O引脚、第一电阻R1、第二电阻R2、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块、第一开关K1、第二开关K2；所述I/O引脚与第一一级ESD保护模块第一端和第二一级保护模块第一端以及第一电阻R1第一端相连，所述第一电阻R1第二端与第二电阻R2第一端、第一开关K1的第一端、第二开关K2的第一端相连，所述第二电阻R2第二端与第一二级ESD保护模块的第一端、第二二级保护模块第一端、第一二极管D1输入端相连，所述第一二极管D1输出端作为放电引脚，所述第一一级ESD保护模块第二端、第一开关K1的第二端、第一二级ESD保护模块的第二端、第二二极管D2的输出端、被保护电路的第一端与工作电压Vdd相连，所述第二一级ESD保护模块第二端、第二开关K2的第二端、第二二级ESD保护模块的第二端、第二二极管D2的输入端、被保护电路的第二端与接地端Vss相连。
本实用新型通过在CMOS集成电路内部增加二级ESD保护模块，提供额外的CDM电流协放通路。通过更完善的ESD保护设计，包括射频模块I/O在内的全芯片ESD防护能力可达人体放电模式HBM2000V，以免发生ESD时静电电流进入所述CMOS集成电路内部而造成器件损伤，实现CMOS集成电路本身对静电放电的耐受能力。
在本实施例中，所述被保护电路为低噪音放大器(LNA)电路，在其他实施例中，所述被保护电路也可以为其他电路。
在本实施例中，所述第一开关K1为PMOS管，所述第二开关K2为NMOS管。
在其他实施例中，第一开关K1可以为PMOS管或NMOS管，所述第二开关K2也可以为PMOS管或NMOS管。
在本实施例中，所述第一一级ESD保护模块和第二一级保护模块结构相同，所述第一二级ESD保护模块和第二二级保护模块结构相同，一级ESD保护模块和二级ESD保护模块结构也相同。
在其他实施例中，一级ESD保护模块和二级ESD保护模块结构也可以不相同。
所述一级ESD保护模块和二级ESD保护模块的结构为二极管结构、ggNMOS结构、ggPMOS结构、SCR结构、ggNMOS+SCR结构、电容耦合结构其中的一种。
在本发明实施例中，所述一级ESD保护模块和二级ESD保护模块的结构可以选择合适的结构，且一级ESD保护模块直接连接I/O引脚，当ESD电压出现在芯片I/O引脚上时，位于该I/O引脚附近的一级ESD保护模块可以及早地导通来泄放ESD电流。因此，本实用新型实施例的一级ESD保护模块和二级ESD保护模块所使用的元件具有较低的击穿电压或较快的导通速度，所述击穿电压的阈值是大于线路最高工作电压或者信号电平的最大电压值，所述导通速度阈值小于1ns。同时也在芯片正常工作时ESD保护电路不影响芯片功能。
请参考图2，为本实用新型实施例和现有技术的ESD保护电路结构的静电保护折回曲线对比图。在本实施例中，当放电引脚接地，CMOS集成电路内部的静电便会经由放电引脚自CMOS集成电路内部形成放电，此种模式的放电时间可能只在几ns内，为ESD电流提供放电通路，从而达到电路ESD保护的效果，对于2000V的HBM ESD电压，通常电流峰值在1.2A-1.48A左右，电流上升时间在数ns,电流持续时间在130ns-170ns之间，这样可以达到电路ESD保护的效果。因此本实用新型实施例的ESD保护电路能有效保护在I/O引脚与电源和地之间会发生的ESD。
作为另一种实施例中，当芯片ESD发生在任意I/O引脚之间时，放电引脚为另一个I/O引脚,所述另一I/O引脚外部连接所述第一二极管输出端，所述第一二极管输入端接芯片的插座；ESD保护电路保护集成电路组成的芯片，用于防止静电击穿晶体管的绝缘层，适用于一般电路。且两个所述I/O引脚之间无其他直接相关电路，静电放电电流先经由一级ESD保护模块到VDD或VSS电源线上，再由VDD或VSS电源线到另一个I/O引脚流出CMOS集成电路，这样可以实现CMOS集成电路ESD保护的作用。因此本实用新型实施例的ESD保护电路也能保护在不同的I/O引脚之间可能会发生的ESD。
综上，本实用新型在全芯片的ESD保护电路中，保护了在I/O引脚与电源和地之间，在不同的I/O引脚之间和在电源和地之间可能会发生的ESD，因此本实用新型实施例的ESD保护电路考虑了所有可能发生ESD的情形。不仅如此ESD保护电路的设计还考虑到不同电源域之间的ESD情形，能够设计出精确巧妙的电路设计和电源布局来解决电源分布更加复杂的混合信号芯片的ESD情形。
本实用新型实施还提供了一种具有上述CMOS集成电路的芯片。
此外，需要说明的是，本说明书中所描述的具体实施例，其零部件的形状以及所取名称等可以不同。凡依本实用新型专利构思所述的构造、特征及原理所做的等效或简单变化，均包括于本实用新型专利的保护范围内。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离本实用新型的结构或者超越本权利要求书所定义的范围，均应属于本实用新型的保护范围。
Claims (10)
1.一种芯片ESD保护电路，其特征在于，包括：第一二极管、I/O引脚、第一电阻、第二电阻、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块、第一开关、第二开关；所述I/O引脚与第一一级ESD保护模块第一端和第二一级保护模块第一端以及第一电阻第一端相连，所述第一电阻第二端与第二电阻第一端、第一开关的第一端、第二开关的第一端相连，所述第二电阻第二端与第一二级ESD保护模块的第一端、第二二级保护模块第一端、第一二极管输入端相连，所述第一二极管输出端作为放电引脚，所述第一一级ESD保护模块第二端、第一开关的第二端、第一二级ESD保护模块的第二端与工作电压Vdd相连，所述第二一级ESD保护模块第二端、第二开关的第二端、第二二级ESD保护模块的第二端与接地端Vss相连。
2.根据权利要求1所述的一种芯片ESD保护电路，其特征在于，所述第一开关为PMOS管，所述第二开关为NMOS管。
3.根据权利要求1所述的一种芯片ESD保护电路，其特征在于，所述第一一级ESD保护模块和第二一级ESD保护模块结构相同，所述第一二级ESD保护模块和第二二级保护模块结构相同，一级ESD保护模块和二级ESD保护模块结构相同或不同。
4.根据权利要求3所述的一种芯片ESD保护电路，其特征在于，所述一级ESD保护模块和二级ESD保护模块的结构为二极管结构、ggNMOS结构、ggPMOS结构、SCR结构、ggNMOS+SCR结构、电容耦合结构其中的一种。
5.根据权利要求1所述的一种芯片ESD保护电路，其特征在于，所述放电引脚为另一I/O引脚；所述另一I/O引脚外部连接所述第一二极管输出端，所述第一二极管输入端接芯片的插座；ESD保护电路保护集成电路组成的芯片，用于防止静电击穿晶体管的绝缘层，适用于一般电路。
6.根据权利要求1所述的一种芯片ESD保护电路，其特征在于，所述一级ESD保护模块和二级ESD保护模块中的元件具有较低的击穿电压或较快的导通速度。
7.根据权利要求6所述的一种芯片ESD保护电路，其特征在于，具体包括：所述击穿电压的阈值是大于线路最高工作电压或者信号电平的最大电压值，所述导通速度阈值小于1ns。
8.一种CMOS集成电路，其特征在于，包括：被保护电路、第一二极管、第二二极管、I/O引脚、第一电阻、第二电阻、第一一级ESD保护模块、第二一级ESD保护模块、第一二级ESD保护模块以及第二二级ESD保护模块、第一开关、第二开关；所述I/O引脚与第一一级ESD保护模块第一端和第二一级保护模块第一端以及第一电阻第一端相连，所述第一电阻第二端与第二电阻第一端、第一开关的第一端、第二开关的第一端相连，所述第二电阻第二端与第一二级ESD保护模块的第一端、第二二级保护模块第一端、第一二极管输入端相连，所述第一二极管输出端作为放电引脚，所述第一一级ESD保护模块第二端、第一开关的第二端、第一二级ESD保护模块的第二端、第二二极管的输出端、被保护电路的第一端与工作电压Vdd相连，所述第二一级ESD保护模块第二端、第二开关的第二端、第二二级ESD保护模块的第二端、第二二极管的输入端、被保护电路的第二端与接地端Vss相连。
9.根据权利要求8所述的一种CMOS集成电路，其特征在于，包括：所述被保护电路为低噪音放大器电路。
10.一种具有如权利要求8所述的CMOS集成电路的芯片。
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| GR01 | Patent grant |