CN101378056A - 半导体集成电路 - Google Patents

半导体集成电路 Download PDF

Info

Publication number
CN101378056A
CN101378056A CNA2008102126564A CN200810212656A CN101378056A CN 101378056 A CN101378056 A CN 101378056A CN A2008102126564 A CNA2008102126564 A CN A2008102126564A CN 200810212656 A CN200810212656 A CN 200810212656A CN 101378056 A CN101378056 A CN 101378056A
Authority
CN
China
Prior art keywords
circuit
diode
external pads
semiconductor integrated
earth connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008102126564A
Other languages
English (en)
Inventor
荒井胜也
甲上岁浩
薮洋彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101378056A publication Critical patent/CN101378056A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体集成电路，其具备能够抑制LSI的电源为OFF时的无用电流的产生，并能够抑制电容的增加的ESD保护电路。该半导体集成电路包括：外部焊盘(1)；接地线(2)；外部焊盘(1)与接地线(2)之间的第一保护电路(3)；和外部焊盘(1)与接地线(2)之间的第二保护电路(4)。第二保护电路(4)由第一保护元件(6)和第二保护元件(7)和电阻体(30)构成。在该结构中，通过任意地设定电阻体(30)的电阻值，能够将LSI的电源为OFF时产生的无用电流抑制为不损害LSI的可靠性的值。

Description

半导体集成电路
技术领域
本发明涉及具备静电放电(Electro Static Discharge：ESD)保护电路的半导体集成电路。
背景技术
近年来，半导体集成电路，在进行元件的微细化和高密度化的同时高集成化也进展，由此由静电放电(以下称为“电涌”)所引起的损伤变弱。例如，由于从外部连接用焊盘(外部焊盘)侵入的电涌而导致输入电路、输出电路、输入输出电路和内部电路等的元件受到破坏，元件的性能降低的可能性增大。因此，在半导体集成电路中，在外部连接用焊盘、与输入电路输出电路、输入输出电路、或内部电路之间，设有用于保护上述电路中的元件不受电涌破坏的静电放电(ESD)保护电路。
进一步，伴随着个人电脑、路由器、外围电子设备等的高速化、多功能化，需要传送速度为几GHz级的高速接口。因此，在高速接口用的输入输出电路中，需要使用对传送数据的波形的影响小的低容量型的ESD保护电路。
图4是表示现有的ESD保护电路的结构的图。如同图所示，现有的ESD保护电路，由阳极与外部焊盘100连接、阴极与电源线101连接的二极管103，和阴极与外部焊盘100连接、阳极与接地线102连接的二极管104构成。
当正电荷的电涌从外部焊盘100侵入时，电流通过二极管103从外部焊盘100向电源线101流动，正电荷的电涌向电源线101逃出。此外，当负电荷的电涌从外部焊盘100侵入时，电流通过二极管104从接电线102向外部焊盘100流动，负电荷的电涌向接地线102逃出。
如上所述，现有的ESD保护电路能够保护被保护电路。
【专利文献1】特表2006-512771号公报
但是，在各式各样的高速接口的规格之中，即使LSI的电源为OFF，存在对高速接口的输入输出电路连接的总线施加电压的情况，在这种情况下，有无用电流从外部焊盘100向电源线101流动的危险。即，在图4所示的现有的ESD保护电路中，在LSI的电源为OFF，电源线101为0V的状态下，如果对成为高速接口的总线的外部焊盘100施加电压，则无用电流通过二极管103从外部焊盘100向电源线101流动。这也存在不仅使搭载有LSI的电子设备的消费电力增加，而且使LSI自身的可靠性降低的可能性。
另外，取代二极管103，也可考虑使用栅极与接地线102连接，一端与电源线101连接，另一端与外部焊盘连接的NMOS晶体管。但是，由于NMOS晶体管的电容与二极管相比非常大，所以与图4所示的电路相比电容变得过大。
发明内容
本发明是鉴于这个问题而完成的，其目的在于提供一种具备抑制LSI电源为OFF时的无用电流的发生并且抑制电容的增加的ESD保护电路的半导体集成电路。
为了达到上述目的，本发明的半导体集成电路，包括：用于信号的输入或输出的外部焊盘；与上述外部焊盘连接的内部电路；接地线；与上述外部焊盘和上述内部电路的连接路径连接，设置在上述外部焊盘和上述接地线之间的第一保护电路；以及与上述外部焊盘和上述内部电路的连接路径连接，设置在上述外部焊盘和上述接地线之间的第二保护电路。
根据这种结构，由于保护电路基本上没有与电源线连接，所以能够降低在LSI的电源停止时流动的无用的电流。此外，通过由第一保护元件和第二保护元件构成第二保护电路，由多段的二极管构成第一保护元件，与现有的半导体集成电路相比能够降低第一保护电路和第二保护电路的电容的合计值(ESD保护电路整体的电容)。
此外，第一保护电路也可以具有阴极与外部焊盘连接，阳极与接地线连接的二极管。
根据本发明涉及的半导体集成电路，通过在外部焊盘和电源供给线之间，配置流动负电荷和正电荷的电涌的第一保护电路，和流动负电荷的电涌的第二保护电路，能够抑制LSI的电源为OFF时的无用电流的产生，并能够实现电容的降低。
附图说明
图1是表示本发明的第一实施方式涉及的半导体集成电路的电路结构的图。
图2是表示本发明的第二实施方式涉及的半导体集成电路的电路结构的图。
图3是表示本发明的第三实施方式涉及的半导体集成电路的电路结构的图。
图4是表示具有现有的ESD保护电路的半导体集成电路的电路图。
符号说明
1  外部焊盘
2  接地线
3  第一保护电路
4  第二保护电路
5  第1二极管
6  第一保护元件
7  第二保护元件
8  NMOS晶体管
9  第2二极管
10 第3二极管
11 电阻体
12 电源线
30 电阻体
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(第一实施方式)
图1是表示本发明的第一实施方式涉及的半导体集成电路的电路结构的图。在同图中，表示电压供给线为接地线的例子。
如同图所示，第一实施方式的半导体集成电路具备：信号的输入或输出用的外部焊盘1；与外部焊盘1连接的内部电路；接地线2；与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第一保护电路3；以及与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第二保护电路4。另外，也可以在由第一保护电路3和第二保护电路4构成的ESD保护电路与内部电路之间，设置输入电路、输出电路、输入输出电路等。
第一保护电路3具有阳极与接地线2连接、阴极与外部焊盘1连接的第1二极管5。
第二保护电路4由第一保护元件6和第二保护元件7、和具有任意的电阻值的电阻体30构成。第一保护元件6具有阳极(一端)与外部焊盘1连接、阴极(另一端)与第二保护元件7连接的第2二极管9，第二保护元件7具有源极(一端)与接地线2连接、漏极(另一端)与第一保护元件6的另一端(第2二极管9的阴极)连接、栅极与接地线2连接的NMOS晶体管8。在NMOS晶体管8的栅极和接地线2之间根据需要设置具有任意的电阻值的电阻体11。此外，电阻体30设置在第一保护元件6的另一端和第二保护元件7的另一端(第2二极管9的阴极)，即设置在第一保护元件6和第二保护元件7的连接节点，与供给电源电压的电源线12之间。
在本实施方式的半导体集成电路中，在接地线2接地，对外部焊盘1施加负电荷的电涌的情况下，由于电流通过第一保护电路3(这里为第1二极管5)从接地线2向外部焊盘1流动，所以电涌电流被放电。
此外，在接地线2接地，对外部焊盘1施加正电荷的电涌的情况下，由于电流通过第二保护电路4(这里为第2二极管9和NMOS晶体管8内的寄生npn型双极晶体管)从外部焊盘1向接地线2流动，电涌电流被放电。利用以上的动作，能够防止内部电路的破坏。更详细的说，当正电荷的电涌从外部焊盘1进入时，第2二极管9导通，NMOS晶体管8的漏极电位上升，由此NMOS晶体管8内的寄生npm型双极晶体管动作从而使电流向接地线2流动。
此时，在65nm工艺中，第1二极管5的电容例如在阳极与阴极的相对向长度为100μm的情况下约为100fF，第2二极管9的电容例如在阳极与阴极的相对向长度为100μm的情况下约为100fF，NMOS晶体管8的电容在W尺寸为400μm的情况下约为1000fF，在外部焊盘1和接地线2之间的ESD保护电路整体的电容，是合成第1二极管5和第2二极管9和NMOS晶体管8的电容，约为190fF。另一方面，在图4所示的现有的半导体集成电路中，如果将二极管103、104的电容都设为100fF，则作为ESD保护电路整体的电容为200fF。这样，在本实施方式的半导体集成电路中，由于能够降低ESD保护电路的电容，所以即使使用各种电子设备中的高速接口或ATAPI(AT Attachment Packet Interface)等也不会导致信号波形的弱化，能够保护内部电路。
此外，通过设置与电源线12连接的电阻体30，即使在输入高频的信号的情况下，也能够将外部焊盘1和接地线2以及电源线12之间的电容设为第1二极管5和第2二极管9的合计电容。进一步，通过任意设定电阻体30的电阻值，也能够将LSI的电源为OFF时产生的无用电流抑制为不损坏LSI的可靠性的值。
另外，电源线12和电阻体30，在作为ESD保护电路的动作方面不是必须的，并不是一定要设置它们。在这种情况下，由于ESD保护电路不与电源线连接，所以即使在LSI的电源为OFF的情况下，也不会产生无用电流。
此外，虽然电阻体11在ESD保护中并非必须，但通过设置适当调整电阻值的电阻体11，在正电荷的电涌流入时，相对于更低的电涌电压能够使ESD保护电路动作，因此能够更确实地保护内部电路。
此外，第一保护电路3也可以由包括第1二极管5的多段的二极管构成。例如，在LSI的信号的电压高，超过第1二极管5的逆耐压的情况下，需要由相互串联连接的多段二极管构成第一保护电路3。
第一保护元件6也能够根据需要由包括第2二极管9的多段二极管构成。此外，取代第2二极管9，也可以使用栅极和漏极与外部焊盘1连接，源极与第二保护元件7连接的NMOS晶体管。在这种情况下，ESD保护电路整体的电容增大，但相应地使电涌逃出的能力也增大，在LSD的电源为OFF的情况下不会流动无用的电流。
此外，对第2二极管9和NMOS晶体管8的位置进行置换，将NMOS晶体管8的一端与外部焊盘1连接，将NMOS晶体管8的另一端与第2二极管9的阳极连接，将第2二极管9的阴极与接地线2连接，也能够得到与图1所示的例子相同的效果。
此外，除了PN二极管之外，由齐纳二极管等构成第1二极管5和第2二极管9，也能够得到与本实施方式的半导体集成电路相同的效果。
(第二实施方式)
图2是表示本发明的第二实施方式涉及的半导体集成电路的电路结构的图。如该图所示，第二实施方式涉及的半导体集成电路具备：外部焊盘1；与外部焊盘1连接的内部电路；接地线2；与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第一保护电路3；以及与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第二保护电路4。
第一保护电路3具有阳极与接地线2连接、阴极与外部焊盘1连接的第1二极管5。
第二保护电路4由第一保护元件6和第二保护元件7、和具有任意的电阻值的电阻体30构成。第一保护元件6具有阳极(一端)与外部焊盘1连接、阴极(另一端)与第二保护元件7连接的第2二极管9，第二保护元件7具有阳极(一端)与第一保护元件6的另一端(第2二极管9的阴极)连接、阴极(另一端)与接地线2连接的第3二极管10。此外，电阻体30设置在第一保护元件6的另一端(第2二极管9的阴极)，即第一保护元件6和第二保护元件7的连接节点，与供给电源电压的电源线12之间。
本实施方式的半导体集成电路，第二保护元件7取代NMOS晶体管而具有第3二极管10这一点与图1所示的第一实施方式的半导体集成电路不同。
在本实施方式的半导体集成电路中，在接地线2接地，对外部焊盘1施加负电荷的电涌的情况下，由于电流通过第一保护电路3(这里为第1二极管5)从接地线2向外部焊盘1流动，所以电涌电流放电。
此外，在接地线2接地，对外部焊盘1施加正电荷的电涌的情况下，由于电流通过第二保护电路4(这里为第2二极管9和第3二极管10)从外部焊盘1向接地线2流动，所以电涌电流放电。利用以上的动作，能够防止内部电路的破坏。
在65nm工艺中，第1二极管5、第2二极管9和第3三极管10的电容例如在阳极与阴极的相对向长度为100μm的情况下为约100fF，在外部焊盘1和接地线2之间的ESD保护电路整体的电容，是合成第1二极管5和第2二极管9和第3三极管10的电容，约为150fF。这样，在本实施方式的半导体集成电路中，与现有技术相比能够降低在ESD保护电路整体的电容。此外，由于与第一实施方式的ESD保护电路相比也能够降低电容，所以本发明的ESD的保护电路适用于高速接口等。
进一步，由于ESD保护电路没有连接在电源线上，所以即使在LSI的电源为OFF的情况下，也不会发生无用电流。
另外，在从外部焊盘1输入输出的信号的电压高的情况下等，第一保护元件6和第二保换元件7也可以分别由多段二极管构成。如果增加二极管的段数，则电路面积增加，但能够缩小电容。
此外，除了PN二极管之外，由齐纳二极管等构成第1二极管5、第2二极管9和第3三极管10，也能够得到与本实施方式的半导体集成电路相同的效果。
此外，通过设置与电源线12连接的电阻体30，在输入高频的信号的情况下，也能够将外部焊盘1和接地线2以及电源线12之间的电容设为第1二极管5和第2二极管9的合计电容。进一步，通过任意地设定电阻体30的电阻值，也能够将LSI的电源为OFF时产生的无用电流抑制为不损害LSI的可靠性的值。
另外，与第一实施方式相同，电源线12和电阻体30，在作为ESD保护电路的动作方面不是必须的，并不是一定要设置它们。在这种情况下，由于ESD保护电路不与电源线连接，所以即使在LSI的电源为OFF的情况下，也不会产生无用电流。
(第三实施方式)
图3是表示本发明的第三实施方式涉及的半导体集成电路的电路结构的图。
如该图所示，第三实施方式涉及的半导体集成电路具备：外部焊盘1；与外部焊盘1连接的内部电路；接地线2；与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第一保护电路3；以及与外部焊盘1和内部电路的连接路径连接的、设置在外部焊盘1和接地线2之间的第二保护电路4。
本实施方式的半导体集成电路，在第二保护电路4内仅设置第一保护元件6这一点与第一和第二实施方式涉及的半导体集成电路不同。第一保护元件6具有阳极与外部焊盘1连接、阴极与接地线2连接的第2二极管9。
在本实施方式的半导体集成电路中，在接地线2接地，对外部焊盘1施加负电荷的电涌的情况下，由于电流通过第一保护电路3(这里为第1二极管5)从接地线2向外部焊盘1流动，所以电涌电流放电。
此外，在接地线2接地，对外部焊盘1施加正电荷的电涌的情况下，由于电流通过第二保护电路4(这里为第2二极管9)从外部焊盘1向接地线2流动，所以电涌电流放电。利用以上的动作，能够防止内部电路的破坏。
在65nm工艺中，第1二极管5和第2二极管9的电容例如在阳极与阴极的相对向长度为100μm的情况下约为100fF，在外部焊盘1和接地线2之间的ESD保护电路整体的电容，是合成第1二极管5和第2二极管9的电容，约为200fF。但是，通过由多段二极管构成第一保护电路3，由多段二极管构成第一保护元件6，能够降低在ESD保护电路整体的电容。
进一步，由于ESD保护电路不与电源线连接，所以即使在LSI的电源为OFF的情况下，也不会产生无用电流。
此外，在从外部焊盘1输入输出的信号的电压高的情况下，也可以以信号不会通过第2二极管9流到接地线2的方式，由包括第2二极管9的多段二极管构成第一保护元件6。
此外，在从外部焊盘1输入输出的信号的电压低的情况下，如果第一保护元件6仅由第2二极管9构成，则能够制作与第一、第二实施方式相比电路面积小的ESD保护电路。
此外，除了PN二极管之外，由齐纳二极管等构成第1二极管5和第2二极管9，也能够得到与本实施方式的半导体集成电路相同的效果。
产业上的利用可能性
本发明能够用于TV、计算机等各种电子设备的高速接口部的ESD保护电路，在半导体集成电路的保护方面是有用的。

Claims (9)

1.一种半导体集成电路，其特征在于，包括：
用于信号的输入或输出的外部焊盘；
与所述外部焊盘连接的内部电路；
供给接地电位的接地线；
与所述外部焊盘和所述内部电路的连接路径连接，设置在所述外部焊盘和所述接地线之间的第一保护电路；以及
与所述外部焊盘和所述内部电路的连接路径连接，设置在所述外部焊盘和所述接地线之间的第二保护电路。
2.如权利要求1所述的半导体集成电路，其特征在于：
所述第一保护电路具有阳极与所述接地线连接，阴极与所述外部焊盘连接的第1二极管。
3.如权利要求1所述的半导体集成电路，其特征在于：
所述第二保护电路具有一端与所述外部焊盘连接的第一保护元件、和设置在所述第一保护元件的另一端与所述接地线之间的第二保护元件。
4.如权利要求3所述的半导体集成电路，其特征在于：
所述第一保护元件具有阳极与所述外部焊盘连接，阴极与所述第二保护元件连接的第2二极管。
5.如权利要求3所述的半导体集成电路，其特征在于：
所述第二保护元件具有漏极与所述第一保护元件连接，源极与所述接地线连接，栅极与所述接地线连接的NMOS晶体管。
6.如权利要求5所述的半导体集成电路，其特征在于：
进一步包括设置在所述NMOS晶体管的栅极与所述接地线之间的第一电阻体。
7.如权利要求3所述的半导体集成电路，其特征在于：
所述第二保护元件具有阳极与所述第一保护元件连接，阴极与所述接地线连接的第3二极管。
8.如权利要求3～7中任一项所述的半导体集成电路，其特征在于：
所述第二保护电路进一步包括设置在所述第一保护元件的另一端与供给电源电压的电源线之间的第二电阻体。
9、如权利要求2所述的半导体集成电路，其特征在于：
所述第二保护电路仅由第一保护元件构成，其中，所述第一保护元件具有阳极与外部焊盘连接，阴极与接地线连接的第2二极管。
CNA2008102126564A 2007-08-28 2008-08-27 半导体集成电路 Pending CN101378056A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007221211A JP2009054851A (ja) 2007-08-28 2007-08-28 半導体集積回路
JP2007221211 2007-08-28

Publications (1)

Publication Number Publication Date
CN101378056A true CN101378056A (zh) 2009-03-04

Family

ID=40407086

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008102126564A Pending CN101378056A (zh) 2007-08-28 2008-08-27 半导体集成电路

Country Status (3)

Country Link
US (1) US8004805B2 (zh)
JP (1) JP2009054851A (zh)
CN (1) CN101378056A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158850A (zh) * 2016-08-26 2016-11-23 华为技术有限公司 静电放电保护装置及多电源域集成电路
CN107611952A (zh) * 2017-09-14 2018-01-19 惠科股份有限公司 静电放电防护电路及其应用的显示装置
CN110198028A (zh) * 2019-05-13 2019-09-03 深圳市华星光电半导体显示技术有限公司 静电防护电路
CN111404135A (zh) * 2020-03-24 2020-07-10 思瑞浦微电子科技（苏州）股份有限公司 用于超低漏电的esd保护电路
CN118317495A (zh) * 2024-05-15 2024-07-09 浙江水荔枝健康科技有限公司 水负离子机器及其消静电电路板装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455753B2 (ja) * 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
JP5576674B2 (ja) * 2010-02-23 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5424128B2 (ja) * 2010-11-09 2014-02-26 次世代パワーデバイス技術研究組合 保護素子およびそれを備えた半導体装置
CN111239460B (zh) * 2018-11-28 2022-02-11 广东威灵汽车部件有限公司 采样电路和电气设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477413A (en) * 1994-01-26 1995-12-19 Cypress Semiconductor Corp. ESD protection structure for P-well technology
AU4726197A (en) * 1996-11-07 1998-05-29 Hitachi Limited Semiconductor integrated circuit device and its manufacture
KR100392027B1 (ko) * 1999-01-19 2003-07-22 세이코 엡슨 가부시키가이샤 반도체 집적 회로
DE10051465A1 (de) 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP2001358297A (ja) * 2000-06-14 2001-12-26 Nec Corp 静電保護回路
US6400204B1 (en) * 2000-07-26 2002-06-04 Agere Systems Guardian Corp. Input stage ESD protection for an integrated circuit
US6894324B2 (en) * 2001-02-15 2005-05-17 United Microelectronics Corp. Silicon-on-insulator diodes and ESD protection circuits
EP2395620B1 (en) * 2001-03-16 2015-06-17 Sofics BVBA Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP4099343B2 (ja) * 2002-04-01 2008-06-11 三菱電機株式会社 半導体装置
US20040105201A1 (en) * 2002-12-02 2004-06-03 Taiwan Semiconductor Manufacturing Company Scheme for eliminating the channel unexpected turn-on during ESD zapping
US7847317B2 (en) * 2002-12-31 2010-12-07 Intel Corporation Low-capacitance electrostatic discharge protection diodes
US7333310B2 (en) * 2003-12-18 2008-02-19 Stmicroelectronics, Inc. ESD bonding pad
US7187527B2 (en) 2004-09-02 2007-03-06 Macronix International Co., Ltd. Electrostatic discharge conduction device and mixed power integrated circuits using same
US7277263B2 (en) * 2004-09-08 2007-10-02 Texas Instruments Incorporated Local ESD protection for low-capacitance applications
JP4843927B2 (ja) * 2004-10-13 2011-12-21 ソニー株式会社 高周波集積回路
JP4950463B2 (ja) * 2005-09-14 2012-06-13 キヤノン株式会社 半導体装置
KR100639231B1 (ko) * 2005-12-30 2006-11-01 주식회사 하이닉스반도체 정전기 방전 보호 회로
US7719806B1 (en) * 2006-02-07 2010-05-18 Pmc-Sierra, Inc. Systems and methods for ESD protection
JP2007234718A (ja) * 2006-02-28 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR100849069B1 (ko) * 2007-04-20 2008-07-30 주식회사 하이닉스반도체 정전기 방전 보호 장치

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158850A (zh) * 2016-08-26 2016-11-23 华为技术有限公司 静电放电保护装置及多电源域集成电路
CN106158850B (zh) * 2016-08-26 2019-06-11 华为技术有限公司 静电放电保护装置及多电源域集成电路
US10784679B2 (en) 2016-08-26 2020-09-22 Huawei Technologies Co., Ltd. Electrostatic discharge protection apparatus and integrated circuit with multiple power domains
CN107611952A (zh) * 2017-09-14 2018-01-19 惠科股份有限公司 静电放电防护电路及其应用的显示装置
CN107611952B (zh) * 2017-09-14 2019-04-05 惠科股份有限公司 静电放电防护电路及其应用的显示装置
CN110198028A (zh) * 2019-05-13 2019-09-03 深圳市华星光电半导体显示技术有限公司 静电防护电路
CN110198028B (zh) * 2019-05-13 2021-08-24 深圳市华星光电半导体显示技术有限公司 静电防护电路
CN111404135A (zh) * 2020-03-24 2020-07-10 思瑞浦微电子科技（苏州）股份有限公司 用于超低漏电的esd保护电路
CN111404135B (zh) * 2020-03-24 2022-04-15 思瑞浦微电子科技（苏州）股份有限公司 用于超低漏电的esd保护电路
CN118317495A (zh) * 2024-05-15 2024-07-09 浙江水荔枝健康科技有限公司 水负离子机器及其消静电电路板装置

Also Published As

Publication number Publication date
JP2009054851A (ja) 2009-03-12
US20090059453A1 (en) 2009-03-05
US8004805B2 (en) 2011-08-23

Similar Documents

Publication Publication Date Title
CN101378056A (zh) 半导体集成电路
US9601920B2 (en) Transient voltage protection circuits and devices
EP2937901B1 (en) Electrostatic discharge protection circuit
JP3773506B2 (ja) 半導体集積回路装置
JP4504850B2 (ja) 半導体集積回路装置
JP2007234718A (ja) 半導体集積回路装置
US20080278872A1 (en) Electrostatic Discharge Protection Circuit
US9076654B2 (en) Semiconductor device
JP5540801B2 (ja) Ｅｓｄ保護回路及び半導体装置
US7889469B2 (en) Electrostatic discharge protection circuit for protecting semiconductor device
US10134725B2 (en) Electrostatic discharge protection circuit applied in integrated circuit
US9112351B2 (en) Electrostatic discharge circuit
US6385116B2 (en) Semiconductor integrated device
US9793257B1 (en) Electrostatic discharge protection device having an adjustable triggering threshold
TW201628160A (zh) 靜電放電結構、使用靜電放電結構之電路及使用靜電放電結構之方法
CN103151769B (zh) 静电释放保护电路及集成电路
TWI431753B (zh) 具有電子過壓防護能力的靜電放電保護電路
US10749336B2 (en) ESD protection circuit with passive trigger voltage controlled shut-off
CN114388493A (zh) Esd保护电路
JP6405986B2 (ja) 静電気保護回路及び半導体集積回路装置
US10290628B2 (en) Electrostatic discharge protection circuit
KR100612945B1 (ko) 정전방전 보호회로
JP2013131771A (ja) 半導体集積回路
JP2005123533A (ja) 静電放電保護回路
CN219181190U (zh) 一种芯片esd保护电路及对应的cmos集成电路、芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20090304