JP2009054851A - 半導体集積回路 - Google Patents
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Abstract
【課題】LSIの電源がOFFになってた時の不要電流の発生を抑制し、容量の増加が抑えられたESD保護回路を備えた半導体集積回路を提供する。
【解決手段】外部パッド1と、接地ライン2と、外部パッド1と接地ライン2との間の第1の保護回路3と、外部パッド1と接地ライン2との間の第2の保護回路4とを備えている。第2の保護回路は、第1の保護素子6と第2の保護素子7と抵抗体30とで構成されている。この構成では、抵抗体30の抵抗値を任意に設定することにより、LSIの電源がOFFになった時に発生する不要電流をLSIの信頼性を損なわない値に抑制する事ができる。
【選択図】図1
Description
図1は、本発明の第1の実施形態に係る半導体集積回路の回路構成を示す図である。同図では、電圧供給ラインが接地ラインである例を示している。
図2は、本発明の第2の実施形態に係る半導体集積回路の回路構成を示す図である。
図3は、本発明の第3の実施形態に係る半導体集積回路の回路構成を示す図である。
2 接地ライン
3 第1の保護回路
4 第2の保護回路
5 第1のダイオード
6 第1の保護素子
7 第2の保護素子
8 NMOSトランジスタ
9 第2のダイオード
10 第3のダイオード
11 抵抗体
12 電源ライン
30 抵抗体
Claims (9)
- 信号の入力または出力のための外部パッドと、
前記外部パッドに接続された内部回路と、
接地電位を供給する接地ラインと、
前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第1の保護回路と、
前記外部パッドと前記内部回路との接続経路に接続され、前記外部パッドと前記接地ラインとの間に設けられた第2の保護回路とを備えている半導体集積回路。 - 前記第1の保護回路は、アノードが前記接地ラインに接続され、カソードが前記外部パッドに接続された第1のダイオードを有していることを特徴とする請求項1に記載の半導体集積回路。
- 前記第2の保護回路は一端が前記外部パッドに接続された第1の保護素子と、前記第1の保護素子の他端と前記接地ラインとの間に設けられた第2の保護素子とを有していることを特徴とする請求項1または2に記載の半導体集積回路。
- 前記第1の保護素子は、アノードが前記外部パッドに接続され、カソードが前記第2の保護素子に接続された第2のダイオードを有していることを特徴とする請求項3に記載の半導体集積回路。
- 前記第2の保護素子は、ドレインが前記第1の保護素子に接続され、ソースが前記接地ラインに接続され、ゲートが前記接地ラインに接続されたNMOSトランジスタを有することを特徴とする請求項3または4に記載の半導体集積回路。
- 前記NMOSトランジスタのゲートと前記接地ラインとの間に設けられた第1の抵抗体をさらに備えていることを特徴とする請求項5に記載の半導体集積回路。
- 前記第2の保護素子は、アノードが前記第1の保護素子に接続され、カソードが前記接地ラインに接続された第3のダイオードを有していることを特徴とする請求項3または4に記載の半導体集積回路。
- 前記第2の保護回路は、前記第1の保護素子の他端と電源電圧を供給する電源ラインとの間に設けられた第2の抵抗体をさらに有していることを特徴とする請求項3〜7のうちいずれか1つに記載の半導体集積回路。
- 前記第2の保護回路は、アノードが外部パッドに接続され、カソードが接地ラインに接続された第2のダイオードを有している第1の保護素子のみで構成されていることを特徴とする請求項2に記載の半導体集積回路。
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