KR100790445B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 회로에 관하여 개시한다.
개시된 본 발명은 입출력 패드와, 제1 NMOS 트랜지스터를 포함하는 입력 버퍼 사이에 설치되는 정전기 방전 보호 회로로서, 전원 공급 패드에 연결되며, 입출력 패드로 정전기가 유입되어 정전기 방전 동작 개시 전압에 도달하면 정전기 전류를 상기 전원 공급 패드로 유출시키며, 정전기 전류를 이용해 구동 전압을 발생시키는 제1 정전기 보호부와, 입출력 패드로 정전기가 유입되어 상기 구동 전압에 의해 다운된 정전기 방전 개시 전압에 도달하면 정전기 전류를 전원 공급 패드로 유출시켜 제1 NMOS 트랜지스터의 게이트에 인가되는 정전기 전압을 낮춰주는 제2 정전기 보호부를 포함한다.
정전기, ESD 동작 개시 전압, 커패시터, 저항, NMOS 트랜지스터, 게이트 절연막

Description

정전기 방전 보호 회로{ElectroStatic Discharge Protection Circuit}
도 1은 종래의 정전기 방전 보호 회로를 도시한 도면,
도 2는 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,
도 3은 도 1의 정전기 방전 보호 회로의 GGNMOS(Gate-Grounded NMOS)의 드레인과 도 2의 정전기 방전 보호 회내의 GCNMOS(Gate-Coupled NMOS)의 드레인에 걸리는 전압을 시뮬레이션한 결과를 도시한 그래프,
도 4는 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,
도 5는 본 발명의 제3 실시예에 따른 정전기 방전 보호 회로를 도시한 도면,
도 6은 본 발명의 제4 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다.
본 발명은 정전기 방전 보호 회로에 관한 것으로서, 보다 상세하게는 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막을 보호하는 정전기 방전 보호 회로에 관한 것이다.
일반적으로 정전기 방전(ESD:ElectroStatic Discharge) 보호 회로란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 회로를 말한다.
대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다.
또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다.
따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 회로를 설치한다.
한편 반도체 기술이 발전하면서 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막 두께가 얇아지는데, 게이트의 절연막의 두께가 얇아지면 게이트 절연막이 손상되는 전압이 낮아져 정전기가 발생하였을 때 반도체 내부 회로가 더욱 손상 받기 쉽게 된다.
도 1은 종래의 정전기 방전 보호 회로를 도시한 도면이다. 도 1을 참조하면, 입력 버퍼를 구성하는 NMOS 트랜지스터(N3)의 경우 게이트가 입출력 패드에 직접 연결되어 있기 때문에 입출력 패드를 통해 인가되는 정전기 과도 전압에 매우 취약하다.
이를 해결하기 위하여 입출력 패드와 입력 버퍼 사이에 정전기 보호용 NMOS 트랜지스터(N2)를 설치한다. 입력 버퍼의 NMOS 트랜지스터(N3)의 게이트 전압이 정전기에 의해 과도하게 높아지면 정전기 보호용 NMOS 트랜지스터(N2)를 턴온시켜 입력 버퍼의 NMOS 트랜지스터(N3)의 게이트 절연막이 손상되는 것을 방지한다.
그러나 종래의 정전기 보호용 NMOS 트랜지스터(N2)는 게이트가 접지 전압(VSS) 공급 패드에 연결되어 있어 ESD 동작 개시 전압이 높은 문제점이 있다. 즉, 정전기 보호용 NMOS 트랜지스터(N2)의 정전기 방전 동작이 시작되는 드레인 소오스간 전압이 입력 버퍼의 NMOS 트랜지스터(N3)의 게이트 절연막 파괴 전압보다 높을 경우 정전기 보호용 NMOS 트랜지스터(N2)가 동작하기 전에 입력 버퍼의 NMOS 트랜지스터(N3)의 게이트 절연막이 파괴되게 된다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막을 보호하기 위하여 정전기 방전 동작을 수행하는 NMOS 트랜지스터의 게이트에 NMOS 트랜지스터의 문턱 전압보다 높은 전압을 인가하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 입출력 패드와, 제1 NMOS 트랜지스터를 포함하는 입력 버퍼 사이에 설치되는 정전기 방전 보호 회로로서, 전원 공급 패드에 연결되며, 상기 입출력 패드로 정전기가 유입되어 정전기 방전 동작 개시 전압에 도달하면 정전기 전류를 상기 전원 공급 패드로 유출시키며, 상기 정전기 전류를 이용해 구동 전압을 발생시키는 제1 정전기 보호부, 상기 입출력 패드로 정전기가 유입되어 상기 구동 전압에 의해 다운된 정전기 방전 개시 전압에 도달하면 정전기 전류를 상기 전원 공급 패드로 유출시켜 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 정전기 전압을 낮춰주는 제2 정전기 보호부를 포함한다.
여기서, 상기 입력 버퍼는 상기 입출력 패드로 입력되는 신호의 위상을 반전시켜 반도체 내부 회로에 전달하는 인버터인 것이 바람직하다.
또한 상기 입력 버퍼는 전원 전압이 인가되는 소오스, 상기 전원 전압이 인가되는 소오스에 연결되는 서브스트레이트, 상기 입출력 패드에 연결되는 게이트, 상기 반도체 내부 회로에 연결되는 드레인를 구비하는 PMOS 트랜지스터와 접지 전압이 인가되는 소오스, 상기 접지 전압이 인가되는 소오스에 연결되는 서브스트레이트, 상기 입출력 패드에 연결되는 게이트 및 상기 반도체 내부 회로에 연결되는 드레인을 구비하는 제1 NMOS 트랜지스터를 포함한다.
또한 상기 전원 공급 패드는 전원 전압 공급 패드와 접지 전압 공급 패드인 것이 바람직하다.
또한 상기 제2 정전기 보호부는 상기 제1 NMOS 트랜지스터의 게이트와 상기 입출력 패드에 연결되는 드레인, 상기 접지 전압 공급 패드에 연결되는 소오스, 상 기 소오스에 연결되는 서브스트레이트, 상기 제1 정전기 보호부에 연결되는 게이트를 구비하는 제2 NMOS 트랜지스터인 것이 바람직하다.
또한 상기 제1 정전기 보호부는 제3 NMOS 트랜지스터; 일단이 상기 전원 전압 공급 패드에 연결되고, 타단이 상기 제3 NMOS 트랜지스터의 게이트에 연결되는 커패시터; 및 일단이 상기 제3 NMOS 트랜지스트의 게이트에 연결되고, 타단이 상기 접지 전압 공급 패드에 연결되는 저항;을 포함하며, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 접지 공급 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트에 연결되며, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스와 연결됨이 바람직하다.
또한 상기 제1 정전기 보호부는 일단이 상기 전원 전압 공급 패드에 연결되는 커패시터; 일단이 상기 커패시터의 타단에 연결되고 타단이 상기 접지 전압 공급 패드에 연결되는 제1 저항; 일단이 상기 접지 전압 공급 패드에 연결되는 제2 저항; 및 제3 NMOS 트랜지스터;를 포함하며, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트와 상기 제2 저항의 타단에 연결되고, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스에 연결됨이 바람직하다.
또한 상기 제1 정전기 보호부는 일단이 상기 전원 전압 공급 패드에 연결되는 복수의 커패시터; 상기 커패시터에 대응하여 일단이 상기 커패시터의 타단에 연결되고 타단이 상기 접지 전압 공급 패드에 연결되는 복수의 제1 저항; 상기 제1 저항에 대응하여 구비하는 복수의 제3 NMOS 트랜지스터; 및 상기 제3 NMOS 트랜지스터에 대응하여 일단이 상기 제3 NMOS 트랜지스터의 소오스에 연결되며, 타단이 상기 접지 전압 공급 패드에 연결되는 복수의 제2 저항;을 포함하고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트는 상기 제1 저항의 타단에 연결되고, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스에 연결되며, 상기 복수의 제3 NMOS 트랜지스터 중 적어도 하나의 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트에 연결됨이 바람직하다.
또한 상기 제1 정전기 보호부는 제3 NMOS 트랜지스터; 및 일단이 제3 NMOS 트랜지스터의 소오스에 연결되고, 타단이 상기 접지 전압 공급 패드에 연결되는 저항;을 포함하고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트는 상기 접지 전압 공급 패드에 연결되며, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스와 연결됨이 바람직하다.
또한 상기 제1 정전기 보호부는 상기 제3 NMOS 트랜지스터의 드레인에 연결되는 캐소드, 상기 입출력 패드에 연결되는 애노드를 구비하는 제1 다이오드, 상기 제1 다이오드의 애노드에 연결되는 캐소드, 상기 접지 전압 공급 패드에 연결되는 애노드를 구비하는 제2 다이오드를 더 포함한다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명한다.
도 2는 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로는 입출력 패드와 입력 버퍼 사이에 설치되는 제1 정전기 보호부, 제2 정전기 보호부를 포함한다. 여기서 입력 버퍼는 입출력 패드로 입력되는 신호를 반도체 내 부 회로로 위상을 반전하여 전달하는 인버터로서 NMOS 트랜지스터(N13)를 포함한다.
상기 제1 정전기 보호부는 NMOS 트랜지스터(N11), 커패시터(C), 저항(R) 및 2개의 다이오드(D11,D12)를 포함하며, 입출력 패드로 정전기가 유입되면 정전기 전류에 의해 구동되어 정전기를 전원 전압 및 접지 전압 공급 패드로 방전시키며 제2 정전기 보호부에 구동 전압을 인가한다.
NMOS 트랜지스터(N11)는 드레인이 전원 전압 공급 패드에 연결되고, 소오스와 서브스트레이트가 접지 전압 공급 패드에 연결되며, 게이트가 저항(R)과 커패시터(C)의 연결 노드에 연결되어 입출력 패드로 유입된 양전위의 정전기를 접지 전압 공급 패드로 방전한다.
커패시터(C)는 일단은 전원 전압 공급 패드에 연결되고 타단은 저항(R)에 연결되며, 저항(R)은 일단은 커패시터(C)의 타단과 연결되고 타단이 접지 전압 공급 패드에 연결되며, 커패시터(C)와 저항(R)이 연결되는 노드는 NMOS 트랜지스터(N11)의 게이트와 제2 정전기 보호부인 NMOS 트랜지스터(N12)의 게이트에 연결된다.
커패시터(C)는 양전위의 정전기에 의한 교류 전류를 접지 전압 공급 패드로 흘려 보내며, 저항(R)은 커패시터를 통해 흐르는 교류 전류에 의한 전압 강하를 이용하여 NMOS 트랜지스터(N11)의 게이트와 제2 정전기 보호부인 NMOS 트랜지스터(N12)의 게이트에 전압을 인가한다.
다이오드(D11)는 애노드가 입출력 패드에 연결되고 캐소드가 전원 전압 공급 패드에 연결되어, 양전위의 정전기가 입출력 패드로 유입되면 정전기 전류를 전원 전압 공급 배선으로 유도한다. 또한 다이오드(D12)는 애노드가 접지 전압 공급 패드에 연결되고 캐소드가 입출력 패드에 연결되어 음전위의 정전기가 입출력 패드로 유입되면 정전기 전류를 접지 전압 공급 배선으로 유도한다.
상기 제2 정전기 보호부는 입출력 패드로 정전기가 유입되면 제1 정전기 보호부로부터 구동 전압을 인가받아 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트에 인가되는 정전기를 접지 전압 공급 패드로 방전한다.
제 2 정전기 보호부는 드레인이 입출력 패드와 입력 버퍼에 연결되고, 소오스와 서브스트레이트가 접지 단자에 연결되며, 게이트가 제1 정전기 보호부의 커패시터(C)와 저항(R)의 연결 노드에 연결되는 NMOS 트랜지스터(N12)인 것이 바람직하다.
이하 본 발명의 제1 실시예에 따른 정전기 방전 보호 회로의 동작을 설명한다.
접지 전압(VSS)에 대해 입출력 패드에 양(Positive) 전위의 정전기 신호가 유입되면, 다이오드(D11)는 정전기 전류를 전원 전압 패드에 연결된 전원 전압 공급 배선으로 유도한다.
전원 전압(VCC) 공급 배선으로 유도된 정전기 전류는 NMOS 트랜지스터(N11)의 드레인 전압을 상승시키며, 드레인 전압이 정전기 방전 동작 개시 전압(ESD Triggering Voltage)을 초과하면 정전기 전류가 NMOS 트랜지스터(N11)의 드레인, 기판, 소오스를 통해 접지 전압 공급 패드로 방전된다.
전원 전압 및 접지 전압 공급 패드와 NMOS 트랜지스터(N11)의 게이트 사이에 커패시터(C)와 저항(R)은 정전기 발생시 NMOS 트랜지스터(N11,N12)의 게이트 전압을 높여 ESD 동작 개시 전압을 낮춰 줌으로써, NMOS 트랜지스터(N11,N12)가 보다 신속하게 정전기를 방전하도록 한다. ESD 동작 개시 전압은 NMOS 트랜지스터의 게이트 전압과 NMOS 트랜지스터의 크기에 의존하는데, NMOS 트랜지스터의 게이트 전압이 높을수록 또한 NMOS 트랜지스터의 크기가 클수록 낮아지기 때문이다.
정전기 전류는 10-9 초(GHz)의 빠른 신호 상승 시간(Signal Rising Time)을 갖기 때문에 교류 전류로서 커패시터(C)를 통과하고 저항(R)을 지나면서 저항(R) 양단에 전압 강하를 발생시켜 NMOS 트랜지스터(N11,N12)의 게이트에 전압을 높여 준다.
한편 정전기가 입출력 패드에 유입되면 입출력 패드에 직접 연결된 정전기 보호용 NMOS 트랜지스터(N12)의 드레인 전압과 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트 전압이 상승한다.
정전기 전압이 NMOS 트랜지스터(N12)의 ESD 동작 개시 전압에 이르면 NMOS 트랜지스터(N12)가 정전기 방전 동작을 개시하여 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트 전압을 일정 수준 이하로 억제하게 된다.
NMOS 트랜지스터(12)의 게이트는 커패시터(C)와 저항(R)으로 구성된 RC 회로에 연결되어 저항(R) 양단에 걸린 전압이 인가되기 때문에 종래 게이트가 접지 단자에 접지되어 있는 경우보다 ESD 동작 전압이 감소하여 보다 효과적으로 입력 버 퍼의 NMOS 트랜지스터(N13)의 게이트를 보호할 수 있게 된다. 이 때 NMOS 트랜지스터(N12)의 게이트에 인가되는 전압은 NMOS 트랜지스터(N12)의 문턱 전압(Threshold Voltage) 이상인 것이 바람직하다.
다시 설명하면, 종래에는 NMOS 트랜지스터(N12)의 게이트가 접지 단자에 접지되어 있어 NMOS 트랜지스터(N12)의 ESD 동작 전압이 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트 절연막 파괴 전압보다 높아질 수 있다. 그러나 본 실시예의 경우 NMOS 트랜지스터(N12)의 게이트에 NMOS 트랜지스터(N12)의 문턱 전압 이상의 전압이 인가되어 NMOS 트랜지스터(N12)의 ESD 동작 전압이 NMOS트랜지스터(N13)의 게이트 절연막 파괴 전압보다 낮아진다. 따라서, 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트 전압이 정전기에 의해 과도하게 높아지면 정전기 보호용 NMOS 트랜지스터(N12)를 턴온시켜 입력 버퍼의 NMOS 트랜지스터(N13)의 게이트 절연막이 손상되는 것을 방지할 수 있게 된다.
도 3은 도 1의 정전기 방전 보호 회로의 GGNMOS의 드레인과 도 2의 정전기 방전 보호 회로의 GCNMOS의 드레인에 걸리는 전압 및 접지 단자로 방전되는 정전기 전류를 시뮬레이션한 결과를 도시한 그래프로서, 입출력 패드에 양전위 8000V의 HBM(Human Body Model) ESD 전압을 인가한 경우를 도시한다.
도 3에 도시된 바와 같이, 종래 정전기 방전 보호 회로의 NMOS 트랜지스터는 ESD 동작 개시 전압이 9.6V인데 반하여 본 실시예의 정전기 방전 보호 회로의 NMOS 트랜지스터는 ESD 동작 개시 전압이 4.3V이다. 즉, 종래에 비해 ESD 동작 개시 전 압이 50% 이상 감소함을 알 수 있다.
따라서, 본 실시예의 정전기 방전 보호 회로를 사용하면 입력 버퍼의 NMOS 트랜지스터의 게이트에 4.3V 이상의 바이어스 전압이 걸리지 않으므로 입력 버퍼의 NMOS 게이트 절연막 보호가 종래보다 효과적이다.
또한 NMOS 트랜지스터의 게이트 절연막이 파괴되지 않고 견딜 수 있는 전압은 통상 게이트 절연막을 두께에 비례하므로 본 실시예의 정전기 방전 보호 회로를 사용하면 반도체 소자의 내부 회로에 사용되는 NMOS 트랜지스터의 게이트 절연막 두께를 반 이하로 줄일 수 있는 효과가 있다.
도 4는 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 정전기 방전 보호 회로는 NMOS 트랜지스터(N21)의 소오스와 접지 전압 공급 패드 사이에 저항(R21)을 더 포함한다. 여기서 NMOS 트랜지스터(N21)는 본 발명의 제1 실시예에 있어서 NMOS 트랜지스터(N11)에 대응되는 트랜지스터이다.
제1 실시예의 정전기 방전 보호 회로에서는 커패시터(C)와 저항(R)의 연결 노드에 제2 정전기 보호부인 NMOS 트랜지스터(N12)의 게이트가 연결되어 있지만, 제2 실시예의 정전기 방전 보호 회로에서는 NMOS 트랜지스터(N21)의 소오스와 저항(R21)의 연결 노드에 제2 정전기 보호부인 NMOS 트랜지스터(N22)의 게이트가 연결된다.
따라서 입출력 패드에 정전기가 유입되어, 정전기 전류가 NMOS 트랜지스터 (N21)를 통해 접지 단자로 흐를 때 저항(R21) 양단에 발생한 전압이 제2 정전기 보호부인 NMOS 트랜지스터(N22)의 게이트에 인가되어 NMOS 트랜지스터(N22)의 ESD 동작 개시 전압을 낮춰 주게 된다. 다른 구성 요소 및 그 동작은 제1 실시예에서 설명한 바와 동일함으로 상세한 설명은 생략한다.
도 5는 본 발명의 제3 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 정전기 방전 보호 회로는 제1 정전기 보호부를 구성하는 NMOS 트랜지스터(N31), NMOS 트랜지스터(N31)의 소오스와 접지 전압 공급 패드 사이의 저항(R32) 및 NMOS 트랜지스터(N31)의 게이트에 전압을 인가하는 커패시터(C31)와 저항(R31)을 복수 개 포함하는 구조를 가진다. 여기서 NMOS 트랜지스터(N31)은 본 발명의 제2 실시예에 있어서 NMOS 트랜지스터(N21)에 대응한다.
복수 개의 NMOS 트랜지스터(N31)와 저항(32) 중 하나의 NMOS 트랜지스터(N31)의 소오스와 저항(R32)의 연결 노드에 제2 정전기 보호부인 NMOS 트랜지스터(N32)의 게이트가 연결된다. 동작 과정은 제4 실시예에서 설명한 바와 같으므로 상세한 설명은 생략한다.
도 6은 본 발명의 제4 실시예에 따른 정전기 방전 보호 회로를 도시한 도면이다. 도 6에 도시된 바와 같이. 본 발명의 제4 실시예에 따른 정전기 방전 보호 회로는 제1 정전기 보호부를 구성하는 NMOS 트랜지스터(N41)의 게이트가 접지 전압 공급 패드에 접지된 GGNMOS(Gate-Grounded NMOS)구조를 가진다. 따라서 본 발명의 제2 실시예에서 NMOS 트랜지스터(N21)의 게이트에 연결되는 커패시터(C)와 저항(R)은 제1 정전기 보호부에서 제거될 수 있다. 여기서 NMOS 트랜지스터(N41)는 제2 실시예 있어서 NMOS 트랜지스터(N21)에 대응한다.
제 4 실시예에서 NMOS 트랜지스터(N41)의 동작 과정을 설명한다. 입출력 패드에 정전기가 유입되면, 정전기 전류는 다이오드(D41)를 통해 NMOS 트랜지스터(N41)의 드레인으로 흘러 드레인에 전하가 모이고, 이 전하량이 일정량 이상이 되면 드레인과 서브스트레이트 사이에 애벌런지 브레이크 다운이 일어나면서 기생 바이폴라 트랜지스트 동작에 의해 정전기 전류는 접지 전압 공급 패드로 빠져나가게 된다.
이때 저항(41)의 양단에 걸리는 전압은 제2 정전기 보호부인 NMOS 트랜지터(N42)의 게이트에 인가되어 NMOS 트랜지스터(N42)의 ESD 동작 개시 전압을 낮춰 주게 된다. 다른 구성 요소 및 그 동작은 제1 실시예에서 설명한 바와 동일함으로 상세한 설명은 생략한다.
이상에서 설명한 바와 같이, 본 발명의 정전기 방전 보호 회로는 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막을 보호하기 위하여 정전기 방전 동작을 수행하는 NMOS 트랜지스터의 게이트에 NMOS 트랜지스터의 문턱 전압보다 높은 전압을 인가함으로써, 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게 이트 절연막을 종래 보다 훨씬 얇은 두께까지 보호할 수 있게 되어 고속, 고집적 반도체 소자의 개발과 양산성 확보에 유리한 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 입출력 패드와, 제1 NMOS 트랜지스터를 포함하는 입력 버퍼 사이에 설치되는 정전기 방전 보호 회로로서,
    전원 공급 패드에 연결되며, 상기 입출력 패드로 정전기가 유입되어 정전기 방전 동작 개시 전압에 도달하면 정전기 전류를 상기 전원 공급 패드로 유출시키며, 상기 정전기 전류를 이용해 구동 전압을 발생시키는 제1 정전기 보호부; 및
    상기 입출력 패드로 정전기가 유입되어, 상기 구동 전압에 의해 다운된 정전기 방전 개시 전압에 도달하면 정전기 전류를 상기 전원 공급 패드로 유출시켜 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 정전기 전압을 낮춰주는 제2 정전기 보호부;
    를 포함하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 입력 버퍼는 상기 입출력 패드로 입력되는 신호의 위상을 반전시켜 반도체 내부 회로에 전달하는 인버터인
    정전기 방전 보호 회로.
  3. 제 2 항에 있어서, 상기 입력 버퍼는
    전원 전압이 인가되는 소오스, 상기 전원 전압이 인가되는 소오스에 연결되는 서브스트레이트, 상기 입출력 패드에 연결되는 게이트, 상기 반도체 내부 회로에 연결되는 드레인을 구비하는 PMOS 트랜지스터와
    접지 전압이 인가되는 소오스, 상기 접지 전압이 인가되는 소오스에 연결되는 서브스트레이트, 상기 입출력 패드에 연결되는 게이트 및 상기 반도체 내부 회로에 연결되는 드레인을 구비하는 제1 NMOS 트랜지스터를 포함하는
    정전기 방전 보호 회로.
  4. 제 1 항에 있어서, 상기 전원 공급 패드는
    전원 전압 공급 패드와 접지 전압 공급 패드인
    정전기 방전 보호 회로.
  5. 제 4 항에 있어서, 상기 제2 정전기 보호부는
    상기 제1 NMOS 트랜지스터의 게이트와 상기 입출력 패드에 연결되는 드레인, 상기 접지 전압 공급 패드에 연결되는 소오스, 상기 소오스에 연결되는 서브스트레이트, 상기 제1 정전기 보호부에 연결되는 게이트를 구비하는 제2 NMOS 트랜지스터인
    정전기 방전 보호 회로.
  6. 제 5 항에 있어서, 상기 제1 정전기 보호부는
    제3 NMOS 트랜지스터;
    일단이 상기 전원 전압 공급 패드에 연결되고, 타단이 상기 제3 NMOS 트랜지스터의 게이트에 연결되는 커패시터; 및
    일단이 상기 제3 NMOS 트랜지스트의 게이트에 연결되고, 타단이 상기 접지 전압 공급 패드에 연결되는 저항;
    을 포함하며, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 전압 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 접지 전압 공급 패드에 연결되고, 상기 제3 NMOS트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트에 연결되며, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스와 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  7. 제 5 항에 있어서, 상기 제1 정전기 보호부는
    일단이 상기 전원 전압 공급 패드에 연결되는 커패시터;
    일단이 상기 커패시터의 타단에 연결되고 타단이 상기 접지 전압 공급 패드에 연결되는 제1 저항;
    일단이 상기 접지 전압 공급 패드에 연결되는 제2 저항; 및
    제3 NMOS 트랜지스터;
    를 포함하며, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 전압 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트와 상기 제2 저항의 타단에 연결되고, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스에 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  8. 제 5항에 있어서, 상기 제1 정전기 보호부는
    일단이 상기 전원 전압 공급 패드에 연결되는 복수의 커패시터;
    상기 커패시터에 대응하여 일단이 상기 커패시터의 타단에 연결되고 타단이 상기 접지 전압 공급 패드에 연결되는 복수의 제1 저항;
    상기 제1 저항에 대응하여 구비하는 복수의 제3 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터에 대응하여 일단이 상기 제3 NMOS 트랜지스터의 소오스에 연결되며, 타단이 상기 접지 전압 공급 패드에 연결되는 복수의 제2 저항;
    을 포함하고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 전압 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트는 상기 제1 저항의 타단에 연결되고, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스에 연결되며, 상기 복수의 제3 NMOS 트랜지스터 중 적어도 하나의 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트에 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  9. 제 5 항에 있어서, 상기 제1 정전기 보호부는
    제3 NMOS 트랜지스터; 및
    일단이 제3 NMOS 트랜지스터의 소오스에 연결되고, 타단이 상기 접지 전압 공급 패드에 연결되는 저항;
    을 포함하고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 전원 전압 공급 패드와 상기 입출력 패드에 연결되고, 상기 제3 NMOS 트랜지스터의 소오스는 상기 제2 NMOS 트랜지스터의 게이트에 연결되고, 상기 제3 NMOS 트랜지스터의 게이트는 상기 접지 전압 공급 패드에 연결되며, 상기 제3 NMOS 트랜지스터의 서브스트레이트는 상기 제3 NMOS 트랜지스터의 소오스와 연결됨을 특징으로 하는 정전기 방전 보호 회로.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제1 정전기 보호부는
    상기 제3 NMOS 트랜지스터의 드레인에 연결되는 캐소드, 상기 입출력 패드에 연결되는 애노드를 구비하는 제1 다이오드,
    상기 제1 다이오드의 애노드에 연결되는 캐소드, 상기 접지 전압 공급 패드에 연결되는 애노드를 구비하는 제2 다이오드를 더 포함하는
    정전기 방전 보호 회로.
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