JP4950463B2 - 半導体装置 - Google Patents

Description

本発明は、メモリ素子を有する半導体装置に関するものであり、特に、該メモリ素子に情報の記録書き込みを行なう際の端子に静電破壊保護回路を設けた半導体装置に関するものである。

従来から半導体基板にメモリ素子を配した半導体装置の開発が盛んにすすめられていた。

上記のメモリ素子の用途として様々なものがあるが、液体吐出用の半導体装置にも用いられている。その用途としては、液体吐出特性の温度依存性などを記録したり、もしくは、液体の残量を半導体装置内に記録したりすることに用いられている。

また、それほどビット数が必要でなく、一度書き込みを行なうのみの用途において、製造プロセスの簡易性によりヒューズＲＯＭが用いられている。（特許文献１参照）
このようにヒューズＲＯＭを用いる場合に、その入出力端子に静電気による大電圧が印加された場合の静電破壊を防止するための静電破壊回路が用いられている。（例えば特許文献２）
特開２０００−３４３７２１号公報 特開昭６２−１５２１５５号公報

特許文献１に記載の発明においては、ヒューズＲＯＭの書込み時において、ヒューズの切断が行われるが、このとき、瞬時に大きなエネルギーをヒューズに印加しなければ、切断残り等が発生し、誤検知につながってしまう場合がある。

安定した切断を行うには大電流を流す必要があるが、その場合情報の記録読み出し用端子に印加する電圧も必然的に高くなる。

これに対して情報の読み出し時には、それほど大きな電圧を印加する必要はない。具体的には書き込み時に端子には２０〜３０Ｖの電圧が印加され、読み出し時には数Ｖの電圧が印加されることになる。

このような構成においては、端子の電圧が大きく変化する際に、電流を流すことなく、且つ、静電破壊保護用素子としての機能も有していなければならず、その設計に関しては検討の余地があった。

本発明は、そのような電圧差の大きい電圧が印加される場合に適した静電破壊用保護回路を有する半導体装置を提供することを目的とする。

本発明の半導体装置は、
半導体基板に配された情報を記録するためのメモリ素子と、
該メモリ素子に情報を記録及び読み出しを行うために電圧を印加するための端子であって、前記記録時には第１の電圧が印加され、前記読み出し時には前記第１の電圧より低い第２の電圧が印加される第１の端子と、
前記半導体基板に配され、前記第１の端子に接続された静電破壊防止用回路と、
前記半導体基板に配された内部回路と、を有する半導体装置であって、
前記静電破壊防止用回路は、前記第１の端子にカソードが接続され、アノードが接地電位に接続されたダイオードと、前記端子にドレイン及びゲートが接続され、接地電位にソース及びバックゲートが接続された閾値電圧が前記第１の電圧よりも高い第１のＭＯＳトランジスタと、を含み、
前記静電破壊防止用回路の端子は、前記内部回路の電源に接続されていないことを特徴とする。

本発明の液体吐出記録ヘッドは上記構成の半導体装置を備え、本発明の液体吐出記録装置は、上記の液体吐出記録ヘッドを備えている。

以上説明した様に、本発明を使用した場合、ヒューズの切断電圧を高電位にする事が可能でありヒューズに大電流を流しやすく、安定した切断が可能である。

また、内部電圧ＶＩＮを低くしてなったとしても、それに合わせて、ヒューズの切断電圧を下げる必要がなく、ヒューズの切断検討を再設計する必要がなくなる。

まず本発明の理解のために、静電破壊防止用保護の一例を説明する。

図６は、メモリ素子を有する半導体装置の断面図である。メモリ素子として情報の書き込み・読み出しに大きな電圧差が必要となるヒューズＲＯＭを一例としてあげる。

ただし、本発明の適用はこれに限られるものではなく、書き込み読み出しで印加する電圧差の大きいメモリ素子であれば適宜適用可脳である。

図６は一般的なクランプダイオード方式によるヒューズ素子の静電破壊保護回路（以後ＥＳＤ保護回路）を示す図である。

図６中、ＩＤは入出力端子、Ｄ１はアノードがＧＮＤ接地ラインに、カソードが入出力端子ＩＤに接続されたダイオード素子である。Ｄ２はアノードが入出力端子ＩＤに、カソードが内部印加電圧ＶＩＮに接続されたダイオード素子である。

１０１は保護される内部回路で、ヒューズ切断方式のＲＯＭ回路（以下ヒューズＲＯＭと略す）である。

ＶＤＤＩＤはヒューズ読込み時に使用する電源端子、Ｆ１はヒューズ素子、Ｒ１はヒューズ素子Ｆ１が切断された場合に入出力端子ＩＤをプルアップする為の抵抗素子である。

Ｍ１はヒューズを切断する際に、入出力端子ＩＤからヒューズＦを介して、ＧＮＤ接地ラインへの経路を作るＮ型パワートランジスタである。

ここで、Ｎ型パワートランジスタＭは、電界効果型トランジスタであって、例えば、ＮＭＯＳトランジスタやＮ型ＤＭＯＳ（ディフューズドＭＯＳ）である。

１０２は内部回路であり、内部印加電圧ＶＩＮを電源としており、Ｎ型パワートランジスタＭ１の制御する回路である。

ここで、ヒューズＲＯＭの動作を説明する。書込み時は、入出力端子ＩＤに電圧を印加して、Ｎ型パワートランジスタＭ１をＯＮさせることで、ヒューズＦ１へ大電流が流れ、ヒューズＦ１が切断される。

また、読込み時は、電源端子ＶＤＤＩＤ端子に電圧を印加してＮ型パワートランジスタＭ１をＯＮさせる。

ヒューズＦ１が切断されていれば、入出力端子ＩＤの出力が電源端子ＶＤＤＩＤの電圧となり、ヒューズＦ１が切断されていない場合は入出力端子ＩＤの出力電圧がＧＮＤレベルとなる。

図６に示すヒューズＲＯＭの場合、入出力端子ＩＤに静電による過電圧が印加された場合、ヒューズＦ１に過電流が流れ、誤って切断される可能性がある。そこで、その対策として、ＥＳＤ保護回路が挿入されている。

ＥＳＤ保護回路の動作としては、入出力端子ＩＤに負の過電圧が印加された場合、ＧＮＤ接地ラインから、ダイオード素子Ｄ１を通して、入出力端子ＩＤに電流が流れ、入出力端子ＩＤに正の過電圧が印加された場合、入出力端子ＩＤから、ダイオード素子Ｄ２を通して、内部印加電圧ＶＩＮの端子に電流が流れる。

以上のように、静電による過電圧が印加された場合でも、内部のヒューズＦ１に電流が流れることはなく、ヒューズＦ１は保護される。

図７は、図６に示した保護回路部の具体的な構成を示す断面図である。

２０１はＰ型の低濃度（以後Ｐ⁻と記載）半導体基板、２０２はＰ⁻半導体領域、２０３はＮ型の低濃度（以後Ｎ⁻と記載）半導体領域で、ダイオード素子Ｄ１のカソードとして機能する。

２０３ＡはＮ⁻半導体領域でダイオード素子Ｄ２のカソードとして機能する。２０４はＮ型の高濃度（以後Ｎ^＋と記載）半導体領域、２０４ＡはＮ^＋の半導体領域、２０５はＰ型の高濃度（以後Ｐ^＋と記載）半導体領域、２０５ＡはＰ^＋の半導体領域である。

２０６は酸化膜、２０７は層間絶縁膜、２０８はアルミ等からなる配線層である。

図６のダイオード素子Ｄ１は、カソードとなるＮ⁻半導体領域２０３、アノードとなるＰ⁻半導体領域２０２で形成されており、ダイオード素子Ｄ２はカソードとなるＮ^＋半導体領域２０４Ａ、アノードとなるＰ^＋半導体領域２０５Ａで構成されている。

図７の構成は一般的なＣＭＯＳプロセスで形成された例である。

上記のような構成の場合、端子に高電圧を入力する為には、内部印加電圧ＶＩＮの端子に印加する電圧は入出力端子ＩＤに印加される電圧よりも高く、そしてその電圧近傍に設定する必要がある。

また、そうした場合、前述したように、ヒューズＲＯＭの読込み時は、入出力端子ＩＤがＧＮＤレベルに近い数Ｖとなる事があり、この時、ダイオード素子Ｄ２の両端には高電圧が印加される。

しかしながら、図７に示されるように、ダイオード素子Ｄ２の耐圧を決めているのは、Ｎ⁻拡散領域２０３ＡとＰ^＋拡散層領域２０５Ａであり、Ｐ^＋拡散層領域２０５Ａの耐圧を高くする事は困難である。

これを回避するためにはＰ⁻半導体領域２０２の製造工程を増やす必要があり、プロセスコストの増大につながるといった問題がある。

また仮に、ダイオード素子Ｄ２の耐圧の範囲以内で、ヒューズＦ１を切断する為に印加する電圧を設定できた場合においても、逆に入出力端子ＩＤの電圧は、内部印加電圧ＶＩＮの端子の電圧よりも、低くする必要がある。

例えば、内部印加電圧ＶＩＮを５Ｖで、ヒューズＦ１の切断電圧を４Ｖで設計した場合について考える。

外部インターフェースの違いに等により、内部印加電圧ＶＩＮが５Ｖから、３Ｖに変更になったとすると、入出力端子ＩＤを４Ｖのままにすると、入出力端子ＩＤからダイオード素子Ｄ２を経由して、内部印加電圧ＶＩＮの端子に電流が流れてしまう。

よって、ヒューズＦ１の切断電圧も、３Ｖ以下に設定しなければならず、ヒューズＦ１の切断条件を再設計しなければいけなくなるといった問題につながる。

これに対して本発明の特徴とする構成は以下の通りである。

静電破壊防止用回路が、第１の端子にカソードが接続され、アノードが接地電位に接続されたダイオードと、第１の端子にドレイン及びゲートが接続され、接地電位にソース及びバックゲートが接続された第１のＭＯＳトランジスタと、を含んでいる。

このような構成によれば、ＥＳＤ保護素子の端子が内部回路の電源に接続されていないために、設計の自由度が広がり、端子の入力電圧の差が大きい時にも有効に用いることができるのである。

以下実施例を挙げて本発明の特徴を説明する。ただし本発明はこれに限られるものではなく、本発明の主旨をはずれるものでなければ適宜組み合わせ可能である。

図１は、本発明を使用した第１の実施例の構成を示す回路図であり、図２はそのＥＳＤ保護回路部の具体的な構成を示す断面図である。

図１において、ダイオード素子Ｄ１及び、保護されるべき内部回路１０１、内部回路１０２は図６に示したものと同じなので説明を省略する。本実施例で異なるのは、ダイオード素子Ｄ２のかわりに、フィールドＭＯＳトランジスタＦＭ１を使用している点である。

フィールドＭＯＳトランジスタＦＭ１はドレイン及び、ゲートが入出力端子ＩＤに接続され、ソース及びバックゲートがＧＮＤ電位に接続されている。

図２において図７の従来例と同じ箇所は、同じ番号をつけて、ここでは省略する。従来と異なる箇所を以下に示す。２０２ＡはフィールドＭＯＳトランジスタＦＭ１のバックゲートを形成するＰ⁻の拡散層領域である。

２０３Ｂはダイオード素子Ｄ１のカソードと、フィールドＭＯＳトランジスタＦＭ１のドレインを兼ねたＮ⁻の拡散領域、２０４ＢはフィールドＭＯＳトランジスタＦＭ１のソースであるＮ^＋の拡散領域である。

２０６ＡはフィールドＭＯＳトランジスタＦＭ１のフィールド酸化膜、２０９はＦＭ１のゲート電極でポリシリコンである。

以下に、本実施例のＥＳＤ保護の動作を説明する。負の過電圧が印加された場合、従来例と同様にダイオード素子Ｄ１を通して、ＧＮＤ電位から、入出力端子ＩＤに電流が流れる。

正の過電圧が印加され、フィールドＭＯＳトランジスタＦＭ１の閾値以上となると、フィールドＭＯＳトランジスタＦＭ１が動作し、入出力端子ＩＤからフィールドＭＯＳトランジスタＦＭ１を経由して、ＧＮＤ端子に電流が流れる。

つまりＥＳＤ保護素子としての働きは十分である。

次に耐圧に関して説明すると、図２で入出力端子ＩＤに接続されるフィールドＭＯＳトランジスタＦＭ１のドレインは、ダイオード素子Ｄ１のカソードと同一構成である。

耐圧を決定するのは、Ｎ⁻拡散領域２０３ＢのＮ⁻とＰ⁻拡散層領域２０２及びＰ⁻拡散層領域２０２ＡのＰ⁻であるので、Ｄ１と同様の耐圧を得る事ができる。

ここで、濃度の薄い拡散どうしの耐圧である為、十分な耐圧を得られる事ができる。

また、フィールドＭＯＳトランジスタＦＭ１の閾値電圧は、フィールド酸化膜厚が厚いため、十分高い。これにより、入出力端子ＩＤを高電位にする事が可能であり、ヒューズＦ１に大電流を流しやすく、安定した切断が可能である。

また、内部印加電圧ＶＩＮを低くしても、入出力端子ＩＤには内部印加電圧ＶＩＮの端子へ導通する系が無い為、入出力端子ＩＤに印加する電圧を変更する必要はない。

例えば、内部印加電圧ＶＩＮが５Ｖ、ヒューズＦ１の切断電圧が４Ｖとし、外部インターフェースの違い等により、内部印加電圧ＶＩＮが５Ｖから、３Ｖに変更になった場合について考える。

この場合でも、ヒューズＦ１の切断電圧を変更する必要がなく、ヒューズＦ１の切断検討を再設計する必要がなくなる。

図３は、ＥＳＤ保護回路部の第２の実施例の具体的な構成を示す断面図である。図２と同じ構成の箇所には図２と同じ番号をつけ、ここでの説明は省略する。

本実施例において、図２と異なる箇所は、フィールド酸化膜２０６Ａの上層にさらに、層間絶縁膜２０７Ａをのせ、金属電極としてアルミ配線層２０８Ａをゲート電極として使用している点である。

ポリシリコンをゲートとするフィールドＭＯＳの場合、閾値電圧が、ヒューズ切断電圧よりも低い場合がある。閾値電圧を高くする為には、フィールド酸化膜を厚くする必要があるが、製造プロセスのタクトが長くなってしまう。

そこで、本実施例では、アルミ配線層をゲートとすることで、ゲート電極下の絶縁膜の厚さが図２に示した構成よりも高くすることができ、より高い閾値電圧のフィールドＭＯＳを得ることができる。

これにより、さらにヒューズ切断の際に印加するＩＤ端子への印加電圧を高くする事ができ、より安定したヒューズの切断が可能となる。

図３は、ＥＳＤ保護回路部の第３の実施例の具体的な構成を示す断面図である。図３と同じ構成の箇所には図３と同じ番号をつけ、ここでの説明は省略する。

本実施例が第２の実施例と異なる箇所は、Ｐ^＋のベース拡散層２１０をチャネル下に形成している点である。この構成は例えば特開２００２−３１３９４２号公報で示されているベース拡散層を横方向に拡散させる半導体工程において有効である。

ベース拡散層２１０を横方向に拡散させる事で、フィールドＭＯＳトランジスタＦＭ１のゲート下にＰ^＋のベース拡散層２１０が形成され、Ｐ⁻の場合よりも、反転しにくくなり、チャネル層が出来にくくなる。

これにより、閾値をさらに上げる事ができ、さらにヒューズＦ１切断の際に入出力端子ＩＤ端子へ印加する電圧を高くする事ができ、より安定したヒューズの切断が可能となる。

次に、図１に示した内部回路の実施形態として、ここでは電気熱変換素子（ヒータ）とその駆動回路を有する記録装置の場合を説明する。図５は内部回路１０２について具体的に示す回路図である。

図５中、Ｈ１は電気熱変換素子（ヒータ）、Ｍ２はその駆動回路である。本回路は、インクジェット記録用基体に使われ、ヒータに電流を流し、電気熱変換し、インクを発泡させ、吐出する。

この吐出させる際のエネルギーは調整が必要であり、これら情報をヒューズＲＯＭに記憶する事は有用である。またその他にも液体残量が所定値以下になった場合に、そのことを記録する際にも用いることが可能である。

これは特に液体吐出用の半導体装置と液体が収納されたタンクとが一体的に構成されたカートリッジの場合に有効である。

また、エネルギーの調整が必要となったとき、一般的には電源ラインＶＩＮの電源電圧を変更しヒータで発生する熱エネルギーを調整する。吐出量を多くする為には熱エネルギーを大きくする必要があり、ＶＩＮを高くする。

逆に、吐出量を小さくする為には熱エネルギーを小さくする必要があり、ＶＩＮを低くする。このように、ＶＩＮが特に変動してしまう為、ＶＩＮの変動にＩＤの印加電圧が影響されないフィールドＭＯＳを使用した本発明は特に有効的である。

次に、第４の実施形態で述べたインクジェット記録ヘッド用基体（液体吐出記録ヘッド用基体）について説明する。図８は、インクジェット記録ヘッド用基体の詳細構成を示す斜視図である。

図示するように、インクジェット記録ヘッド用基体は、複数の吐出口８００に連通した液路８０５を形成するための流路壁部材８０１と、インク供給口８０３を有する天板８０２とを組み付ける。

これにより、インクジェット記録方式の記録ヘッド（液体吐出記録ヘッド）８１０を構成できる。

この場合、インク供給口８０３から注入されるインクが内部の共通液室８０４へ蓄えられて各液路８０５へ供給され、その状態で基体８０８、発熱部８０６を駆動することで吐出口８００からインクの吐出がなされる。

また、図８に示す記録ヘッド８１０をインクジェット記録装置本体に装着し、装置本体から記録ヘッド８１０へ付与される信号をコントロールすることにより、高速記録、高画質記録を実現できるインクジェット記録装置を提供することができる。

次に、図８に示す記録ヘッド８１０を用いたインクジェット記録装置（液体吐出記録装置）について説明する。図９は、本発明に係る実施形態のインクジェット記録装置９００を示す外観斜視図である。

図９において、記録ヘッド８１０は、駆動モータ９０１の正逆回転に連動して駆動力伝達ギア９０２、９０３を介して回転するリードスクリュー９０４の螺旋溝９２１に対して係合するキャリッジ９２０上に搭載されている。

記録ヘッド８１０は、駆動モータ９０１の駆動力によってキャリッジ９２０と共にガイド９１９に沿って矢印ａ又はｂ方向に往復移動可能となっている。

不図示の記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐ用の紙押え板９０５は、キャリッジ移動方向に沿って記録用紙Ｐをプラテン９０６に対して押圧する。

フォトカプラ９０７、９０８は、キャリッジ９２０に設けられたレバー９０９のフォトカプラ９０７、９０８が設けられた領域での存在を確認して駆動モータ９０１の回転方向の切換等を行うためのホームポジション検知手段である。

支持部材９１０は記録ヘッド８１０の全面をキャップするキャップ部材９１１を支持し、吸引手段９１２はキャップ部材９１１内を吸引し、キャップ内開口５１３を介して記録ヘッド８１０の吸引回復を行う。

移動部材９１５は、クリーニングブレード９１４を前後方向に移動可能にし、クリーニングブレード９１４及び移動部材９１５は、本体支持板９１６に支持されている。

クリーニングブレード９１４は、図示の形態でなく周知のクリーニングブレードが本実施形態にも適用できることは言うまでもない。

また、レバー９１７は、吸引回復の吸引を開始するために設けられ、キャリッジ９２０と係合するカム９１８の移動に伴って移動し、駆動モータ９０１からの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。

記録ヘッド８１０に設けられた発熱部８０６に信号を付与したり、駆動モータ９０１等の各機構の駆動制御を司る記録制御部（不図示）は、装置本体側に設けられている。

上述のような構成のインクジェット記録装置９００は、記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐに対し、記録ヘッド８１０が記録用紙Ｐの全幅にわたって往復移動しながら記録を行うものである。

記録ヘッド８１０は、前述の各実施形態の回路構造を有するインクジェット記録ヘッド用基体を用いて製造されているため、高精度で高速な記録が可能となる。

次に、上述した装置の記録制御を実行するための制御回路の構成について説明する。図１０はインクジェット記録装置９００の制御回路の構成を示すブロック図である。

制御回路を示す図１０において、１７００は記録信号を入力するインターフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するプログラムＲＯＭである。

１７０３は各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておくダイナミック型のＲＡＭである。

１７０４は記録ヘッド１７０８に対する記録データの供給制御を行うゲートアレイであり、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。

１７１０は記録ヘッド１７０８を搬送するためのキャリアモータ、１７０９は記録紙搬送のための搬送モータである。

１７０５はヘッドを駆動するヘッドドライバ、１７０６，１７０７はそれぞれ搬送モータ１７０９、キャリアモータ１７１０を駆動するためのモータドライバである。

上記制御構成の動作を説明すると、インターフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドが駆動され、印字が行われる。

以上の説明においては、インクジェット記録ヘッド用基体をインクジェット方式の記録ヘッドに採用した例について説明したが、本発明に基づく基体構造は、たとえば、サーマルヘッド用基体にも応用できるものである。

本発明は、特にインクジェット記録方式の中でも出願人の提唱する、熱エネルギーを利用してインクを吐出する方式の記録ヘッド、記録装置において、優れた効果をもたらすものである。

その代表的な構成や原理については、例えば、米国特許第４，７２３，１２９号明細書、同第４，７４０，７９６号明細書に開示されている基本的な原理を用いて行なうものが好ましい。

この方法はいわゆるオンデマンド型、コンティニュアス型のいずれにも適用可能である。

特に、オンデマンド型の場合には、液体（インク）が保持されているシートや液路に対応して配置されている電気熱変換体に、記録情報に対応していて該沸騰を越える急速な温度上昇を与える少なくとも一つの駆動信号を印加する。

駆動信号によって、電気熱変換体に熱エネルギーを発生せしめ、記録ヘッドの熱作用面に膜沸騰させて、結果的にこの駆動信号に一対一対応し液体（インク）内の気泡を形成出来るので有効である。

この気泡の成長、収縮により吐出用開口を介して液体（インク）を吐出させて、少なくとも一つの滴を形成する。

この駆動信号をパルス形状とすると、即時適切に気泡の成長収縮が行なわれるので、特に応答性に優れた液体（インク）の吐出が達成でき、より好ましい。

このパルス形状の駆動信号としては、米国特許第４，４６３，３５９号明細書、同第４，３４５，２６２号明細書に記載されているようなものが適している。

なお、上記熱作用面の温度上昇率に関する発明の米国特許第４，３１３，１２４号明細書に記載されている条件を採用すると、さらに優れた記録を行なうことができる。

記録ヘッドの構成としては、上述の各明細書に開示されているような吐出口、液路、電器熱変換体の組み合わせ構成（直線状液流路または直角液流路）がある。

また、この他に熱作用部が屈曲する領域に配置されている構成を開示する米国特許第４，５５８，３３３号明細書、米国特許第４，４５９，６００号明細書を用いた構成も本発明に含まれるものである。

加えて、複数の電気熱変換体に対して、共通するスリットを電気熱変換体の吐出部とする構成を開示する特開昭５９年第１２３６７０号公報に基づいた構成としても本発明は有効である。

また、熱エネルギーの圧力波を吸収する開口を吐出部に対応させる構成を開示する特開昭５９年第１３８４６１号公報に基づいた構成としても本発明は有効である。

更に、記録装置が記録出来る最大記録媒体の幅に対応した長さを有するフルラインタイプの記録ヘッドについて以下に述べる。

上述した明細書に開示されているような複数記録ヘッドの組み合わせによって、その長さを満たす構成や一体的に形成された一個の記録ヘッドとしての構成のいずれでもよいが、本発明は、上述した効果を一層有効に発揮することができる。

図１１に示すように、インクジェット記録ヘッド８１０は、複数の吐出口８００を有する記録ヘッド部８１１と、この記録ヘッド部８１１に供給するためのインクを保持するインク容器８１２とを備える。

インク容器８１２は、境界線Ｋを境に記録ヘッド部８１１に着脱可能に設けられている。インクジェット記録ヘッド８１０には、図９に示す記録装置に搭載された時にキャリッジ側からの電気信号を受け取るための電気的コンタクト（不図示）が設けられている。

この電気信号によってヒータが駆動される。インク容器８１２内部には、インクを保持するために繊維質状若しくは多孔質状のインク吸収体が設けられており、これらのインク吸収体によってインクが保持されている。

これに対して、図１１に示すインクジェット記録ヘッド８１０は、記録ヘッド部８１１とインク容器８１２とが一体的に構成されている。

尚、本発明は、その趣旨を逸脱しない範囲で上記実施形態を修正又は変更したものに適用可能である。

本発明は、複数の機器（例えばホストコンピュータ、インターフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。

本発明の第１の実施例を示す回路図である。 本発明の第１の実施例を示す断面図である。 本発明の第２の実施例を示す断面図である。 本発明の第３の実施例を示す断面図である。 本発明の第５の実施例を示す回路図である。 従来の実施例を示す回路図である。 従来例を示す断面図である。 インクジェット記録ヘッド用気体の詳細構成を示す斜視図である。 本発明に係る実施形態のインクジェット記録装置を示す外観斜視図である。 インクジェット記録装置の制御回路の構成を示すブロック図である。 図９に示すインクジェット記録ヘッドの別形態を説明する外観斜視図である。

符号の説明

Ｄ１ ダイオード素子
１０１、１０２ 内部回路
ＦＭ１ フィールドＭＯＳトランジスタ

Claims (15)

1. 半導体基板に配された情報を記録するためのメモリ素子と、
   該メモリ素子に情報を記録及び読み出しを行うために電圧を印加するための端子であって、前記記録時には第１の電圧が印加され、前記読み出し時には前記第１の電圧より低い第２の電圧が印加される第１の端子と、
   前記半導体基板に配され、前記第１の端子に接続された静電破壊防止用回路と、
   前記半導体基板に配された内部回路と、を有する半導体装置であって、
   前記静電破壊防止用回路は、前記第１の端子にカソードが接続され、アノードが接地電位に接続されたダイオードと、前記第１の端子にドレイン及びゲートが接続され、接地電位にソース及びバックゲートが接続された閾値電圧が前記第１の電圧よりも高い第１のＭＯＳトランジスタと、を含み、
   前記静電破壊防止用回路の端子は、前記内部回路の電源に接続されていないことを特徴とする半導体装置。
2. 前記メモリ素子に情報を記録するために前記第１の端子に印加される前記第１の電圧が２０Ｖ〜３０Ｖであることを特徴とする請求項１に記載の半導体装置。
3. 前記メモリ素子がヒューズＲＯＭであることを特徴とする請求項１または２に記載の半導体装置。
4. 半導体基板に配された情報を記録するためのメモリ素子と、
   該メモリ素子に情報を記録及び読み出しを行うために電圧を印加するための第１の端子と、
   前記半導体基板に配され、前記第１の端子に接続された静電破壊防止用回路と、
   前記半導体基板に配された内部回路と、を有する半導体装置であって、
   前記静電破壊防止用回路は、前記第１の端子にカソードが接続され、アノードが接地電位に接続されたダイオードと、前記第１の端子にドレイン及びゲートが接続され、接地電位にソース及びバックゲートが接続された第１のＭＯＳトランジスタと、を含み、
   前記静電破壊防止用回路の端子は、前記内部回路の電源に接続されず、
   前記メモリ素子に情報を記録するために前記第１の端子に印加される電圧が２０Ｖ〜３０Ｖであり、
   前記第１のＭＯＳトランジスタが、フィールドＭＯＳトランジスタであることを特徴とする半導体装置。
5. 半導体基板に配された情報を記録するためのメモリ素子と、
   該メモリ素子に情報を記録及び読み出しを行うために電圧を印加するための第１の端子と、
   前記半導体基板に配され、前記第１の端子に接続された静電破壊防止用回路と、
   前記半導体基板に配された内部回路と、を有する半導体装置であって、
   前記静電破壊防止用回路は、前記第１の端子にカソードが接続され、アノードが接地電位に接続されたダイオードと、前記第１の端子にドレイン及びゲートが接続され、接地電位にソース及びバックゲートが接続された第１のＭＯＳトランジスタと、を含み、
   前記静電破壊防止用回路の端子は、前記内部回路の電源に接続されず、
   前記メモリ素子がヒューズＲＯＭであり、
   前記第１のＭＯＳトランジスタが、フィールドＭＯＳトランジスタであることを特徴とする半導体装置。
6. 前記内部回路の電源は３Ｖまたは５Ｖであることを特徴とする請求項１、４、５のいずれかに記載の半導体装置。
7. 前記半導体装置は、前記メモリ素子に接続されたパワートランジスタをさらに有し、
   前記内部回路は、前記パワートランジスタを制御する回路であることを特徴とする請求項１、４、５のいずれかに記載の半導体装置。
8. 前記ヒューズＲＯＭの一端は、情報の記録及び読み込み時に動作する第２のＭＯＳトランジスタに接続され、他端は、読込み時に前記ヒューズＲＯＭが接続された端子をプルアップする為の抵抗素子が接続され、該抵抗素子の他端は、情報の読込み時に使用する電源に接続されていることを特徴とする請求項２、４、５のいずれかに記載の半導体装置。
9. 前記フィールドＭＯＳトランジスタは、第１導電型の半導体基板上に配置され、バックゲート領域が、第１導電型の第１の半導体領域から構成され、ドレインは、第２導電型の第２の半導体領域で形成され、該第２の半導体領域は前記ダイオードのカソードと兼用されており、ソースは第２導電型の第３の半導体領域で形成されていることを特徴とする請求項４または５に記載の半導体装置。
10. 前記第２の半導体領域は、第１部分と、第１部分の内部に配された第２部分を有し、第１部分の不純物濃度は第２部分の不純物濃度より高いことを特徴とする請求項９に記載の半導体装置。
11. 前記第１のＭＯＳトランジスタのゲート電極は金属で形成され、フィールド酸化膜と層間膜の上に形成されることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 前記第１のＭＯＳトランジスタは、フィールド酸化膜の下部に、第１導電型で第１の半導体領域よりも不純物濃度の高い第４の半導体領域が配されていることを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。
13. 前記内部回路は、電気熱変換素子と、該電気熱変換素子を駆動するための第３のＭＯＳトランジスタと、を有することを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
14. 請求項１３記載の半導体装置を備える液体吐出記録ヘッド。
15. 請求項１４記載の液体吐出記録ヘッドを備えた液体吐出記録装置。

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