JP2023062715A

JP2023062715A - 集積回路

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Publication number: JP2023062715A
Application number: JP2021172764A
Authority: JP
Inventors: 利彰堂坂; Toshiaki Dosaka
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2021-10-22
Filing date: 2021-10-22
Publication date: 2023-05-09
Also published as: US11990192B2; US20230126057A1

Abstract

【課題】回路面積の低減を可能とする集積回路を提供する。【解決手段】実施形態の集積回路は、第１電源線と、保護回路と、内部回路と、第２トランジスタと、遮断制御回路と、を備える。第１電源線は、第１電源電圧が供給される。保護回路は、第１電源線と接続される。内部回路は耐圧の値が第１電源電圧よりも低い第１トランジスタを有し、ドレインまたはソースが第１電源線と接続される。第２トランジスタは、保護回路と内部回路との間の第１電源線と接続され、保護回路と内部回路との間の第１電源線の導通と非導通を切り替える。遮断制御回路は、ＥＳＤ動作時、第２トランジスタをオフ状態とする。【選択図】図１

Description

本発明の実施形態は、集積回路に関する。

電子回路には、電子回路を静電気放電（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ；ＥＳＤ）から保護するための保護回路が設けられている。

高電圧用（例えば、５Ｖ）の電源端子で構成される集積回路に、高電圧用の電源端子よりも低電圧（例えば、１．５Ｖ）で動作する内部回路を設ける場合、低電圧用の電源端子を用意する必要がある。しかし、一般に、集積回路の端子の数は制限されており、低電圧用の電源端子を用意できない。

そこで、低電圧で動作する内部回路を高電圧用の電源端子に接続する。この場合、高電圧用の電源端子をＥＳＤから保護するための高電圧用保護回路と、低電圧で動作する内部回路をＥＳＤから保護するための低電圧用保護回路とを設ける。このようにＥＳＤ保護回路を２つ設ける必要があるため、回路面積が増加してしまう。

特開２０１５－１０３６８９号公報

本発明が解決しようとする課題は、回路面積の低減を可能とする集積回路を提供することである。

実施形態の集積回路は、第１電源線と、保護回路と、内部回路と、第２トランジスタと、遮断制御回路と、を備える。第１電源線は、第１電源電圧が供給される。保護回路は、第１電源線と接続される。内部回路は耐圧の値が第１電源電圧よりも低い第１トランジスタを有し、ドレインまたはソースが第１電源線と接続される。第２トランジスタは、保護回路と内部回路との間の第１電源線と接続され、保護回路と内部回路との間の第１電源線の導通と非導通を切り替える。遮断制御回路は、ＥＳＤ動作時、第２トランジスタをオフ状態とする。

実施形態の集積回路は、第１電源線と、内部回路と、保護回路と、第２トランジスタと、遮断制御回路と、を備える。第１電源線は、第１電源電圧が供給される。内部回路は、耐圧の値が第１電源電圧よりも低い第１トランジスタを有し、ドレインまたはソースが第１電源線と接続される。保護回路は、第１電源線と接地電位との間に直列に接続された抵抗素子、及び容量素子と、抵抗素子と容量素子の間に入力端子が接続された第１インバータと、ゲートが第１インバータの出力端子と電気的に接続され、ドレインが第１電源線と接続され、ソースが接地電位に接続された第４トランジスタと、を有する。第２トランジスタは、第４トランジスタのドレインと内部回路との間の第１電源線と接続され、第４トランジスタのドレインと内部回路との間の第１電源線の導通と非導通を切り替える。遮断制御回路は、ゲートがパスによって第１インバータの出力端子と電気的に接続され、ドレインが第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、を有する。

実施形態の集積回路は、第１電源線と、内部回路と、保護回路と、第２トランジスタと、遮断制御回路と、を備える。第１電源線は、第１電源電圧が供給される。内部回路は、耐圧の値が第１電源電圧よりも低い第１トランジスタを有し、ドレインまたはソースが第１電源線と接続される。保護回路は、容量素子と、抵抗素子と、第１インバータと、第２インバータと、第４トランジスタと、を備える。容量素子は、一端が第１電源線に接続される。抵抗素子は、一端が容量素子の他端と接続され、他端が接地電位との間に接続される。第１インバータは、抵抗素子と容量素子の間に入力端子が接続される。第２インバータは、第１インバータの出力端子に入力端子が接続される。第４トランジスタは、ゲートが第２インバータの出力端子と電気的に接続され、ドレインが第１電源線と接続され、ソースが接地電位に接続される。第２トランジスタは、第４トランジスタのドレインと内部回路との間の第１電源線と接続され、第４トランジスタのドレインと内部回路との間の第１電源線の導通と非導通を切り替える。遮断制御回路は、ゲートがパスによって第１インバータの入力端子と電気的に接続され、ドレインが第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、を備える。

第１の実施形態に係る集積回路１００の回路構成の一例を示す回路図。比較例に係る集積回路３００の回路構成の一例を示す回路図。第２の実施形態に係る集積回路２００の回路構成の一例を示す回路図。第１の実施形態に係る集積回路１００の回路構成の一例を示す回路図。第１の実施形態の変形例に係る集積回路１０１の回路構成の一例を示す回路図。第１の実施形態の変形例に係る集積回路１０１の回路構成の一例を示す回路図。第２の実施形態の変形例に係る集積回路２０１の回路構成の一例を示す回路図。第２の実施形態の変形例に係る集積回路２０１の回路構成の一例を示す回路図。第２の実施形態に係る集積回路２００の回路構成の一例を示す回路図。第２の実施形態に係る集積回路２００の回路構成の一例を示す回路図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

［第１の実施形態］
（集積回路１００の構造）
第１の実施形態に係る集積回路１００について、図１を参照して説明する。図１は第１の実施形態に係る集積回路１００の回路構成の一例を示す回路図である。

集積回路１００は、第１電源線ＰＷ１と、保護回路１１と、内部回路１２と、遮断制御回路１３と、制御回路１４と、を有する。

第１電源線ＰＷ１は、第１電源（不図示）に接続され、第１電源電圧Ｖｄｄが印加される。第１電源電圧Ｖｄｄは、例えば５Ｖである。

高電圧用保護回路（ＨＶ保護回路）１１は、第１電源線ＰＷ１と接地電位との間に接続される。ＨＶ保護回路１１は、後述する内部回路１２の第１トランジスタ４１よりも耐圧の値が大きいトランジスタ（例えば、後述する第４トランジスタ４４）を有する。

第２トランジスタ４２は、ＨＶ保護回路１１と内部回路１２との間の第１電源線ＰＷ１と接続される。第２トランジスタ４２は、例えばｎチャネルＭＯＳトランジスタであり、ドレインがＨＶ保護回路１１側の第１電源線ＰＷ１と接続され、ソースが、第１電源線ＰＷ１を介して内部回路１２と接続される。第２トランジスタ４２は、ＨＶ保護回路１１と内部回路１２との間の第１電源線ＰＷ１に流れる電流の導通と非導通を切り替える。第２トランジスタ４２は、第１トランジスタ４１よりも耐圧の値が大きい。

本実施形態において、第１トランジスタ４１、第２トランジスタ４２、後述する第３トランジスタ４３及び第４トランジスタ４４は、ｎチャネルＭＯＳトランジスタとして説明する。第１トランジスタ４１乃至第４トランジスタ４４は、ｐチャネルＭＯＳトランジスタでもよい。

内部回路１２は、第１電源線ＰＷ１と接地電位との間に接続される。内部回路１２は、第１電源線ＰＷ１を介して第２トランジスタ４２のソースと接続される。内部回路１２は、第１電源電圧Ｖｄｄよりも耐圧の低い第１トランジスタ４１を有する。内部回路１２は、例えば、ｏｎｅｔｉｍｅｐｒｏｇｒａｍｍａｂｌｅ（ＯＴＰ）メモリである。ＯＴＰメモリの場合、内部回路１２はＦｕｓｅ素子５１をさらに有し、第１トランジスタ４１のドレインと、第１電源線ＰＷ１との間にＦｕｓｅ素子５１が接続される。

遮断制御回路１３は、抵抗素子２１と、容量素子２２と、第１インバータ３１と、第３トランジスタ４３と、を有する。抵抗素子２１の一端は、第１電源線ＰＷ１の、ＨＶ保護回路１１と第２トランジスタ４２のドレインとの間に接続される。抵抗素子２１は、例えば、Ｐｏｌｙ抵抗である。容量素子２２の一端は抵抗素子２１の他端と接続され、容量素子２２の他端は接地電位と接続される。容量素子２２は、例えば、ＭＯＳトランジスタのゲート容量である。第１インバータ３１の入力端子は、抵抗素子２１と容量素子２２との間に接続される。第３トランジスタ４３のゲートは、第１インバータ３１の出力端子と接続される。第３トランジスタ４３のドレインは第２トランジスタ４２のゲートと接続され、ソースは接地電位と接続される。第３トランジスタ４３は、第１トランジスタ４１よりも耐圧の値が大きい。

なお、図１では、抵抗素子２１と容量素子２２との間と、第３トランジスタ４３のゲートとの間において、第１インバータ３１のみ接続された場合を示した。しかしながら、図４に示すように、第１インバータ３１の出力端子と、第３トランジスタ４３のゲートとの間には、少なくとも１つのインバータ３０が直列に接続されていても実施は可能である。また、第１インバータ３１と第３トランジスタ４３のゲートとの間にインバータ３０が設けられる場合においても、第１インバータ３１の出力端子と第３トランジスタ４３のゲートとは電気的に接続されることとなる。

制御回路１４は、第２トランジスタ４２のゲートと接続される。

（集積回路１００の動作）
第１の実施形態に係る集積回路１００の動作について説明する。また、説明のために、サージが発生した際における集積回路１００の動作を示す期間を「ＥＳＤ動作時」、定常的に電源が供給されている際における集積回路１００の動作を示す期間を「通常動作時」とする。

ＥＳＤ動作時、第１電源（不図示）より、第１電源線ＰＷ１にＥＳＤによる正の電圧が印加されると、第１電源線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ＥＳＤによる電圧は、例えば、数千Ｖである。ここで、抵抗素子２１の抵抗値Ｒ１、及び容量素子２２の容量Ｃ２の積Ｒ１×Ｃ２（ＲＣ時定数）は、ＥＳＤで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が定められている。ＲＣ時定数の時間内では、抵抗素子２１と容量素子２２の間の電位は、第１電源線ＰＷ１の電位よりも低くなる。そのため、第１インバータ３１の入力端子にはＬレベルが入力され、Ｈレベルが出力される。これにより、第３トランジスタ４３のゲートに電圧がかかり、第３トランジスタ４３がオン状態になる。そのため、第３トランジスタ４３のドレインは接地電位となる。一方、第２トランジスタ４２のゲートには電圧がかからず、第２トランジスタ４２はオフ状態になる。そのため、第１電源線ＰＷ１に入力されたサージ電流は内部回路１２へ到達することなく、ＨＶ保護回路１１を通過し、接地へ排出される。

一方、第１電源線ＰＷ１にＥＳＤによる電圧が印加されない通常動作時においては、第１電源電圧Ｖｄｄは一定の値を維持する。そのため、容量素子２２には電荷が蓄積され、抵抗素子２１と容量素子２２の間の電位は、第１電源線ＰＷ１の電位よりも高くなる。第１インバータ３１の入力端子にはＨレベルが入力され、Ｌレベルが出力される。これにより、第３トランジスタ４３のゲートには電圧が印加されず、第３トランジスタ４３はオフ状態を維持する。

通常動作時において、ＯＴＰメモリへの書き込み時には、第２トランジスタ４２のゲートに電圧が印加される。このとき、第１電源線ＰＷ１には第１電源電圧Ｖｄｄよりも小さい所定の電圧が印加される。これにより、Ｆｕｓｅ素子が溶断される。ここで、溶断とは、回路を流れる電流経路の一部を遮断することである。本実施形態においては、第１電源線ＰＷ１と第１トランジスタ４１との間が遮断される。一方、通常動作時において、ＯＴＰメモリへの書き込みを行わない時には、第２トランジスタ４２のゲートに電圧が印加されず、オフ状態となる。第２トランジスタ４２のゲートに電圧を印加するタイミングは、制御回路１４によって制御される。

また、通常動作時において、ＯＴＰメモリへの読み込み時には、図示しない回路を用い、読み出しを行う。

（第１の実施形態の効果）
第１の実施形態に係る集積回路１００の効果について、比較例に係る集積回路３００を用いて説明する。図２は、比較例に係る集積回路３００の回路構成の一例を示す回路図である。第１の実施形態に係る集積回路１００と同じ部分については、同一の符号を付している。

比較例に係る集積回路３００は、遮断制御回路１３が設けられておらず、低電圧用保護回路（ＬＶ保護回路）１５が設けられている点で第１の実施形態の集積回路１００と異なる。

ＬＶ保護回路１５は、第１電源線ＰＷ１に印加される第１電源電圧Ｖｄｄよりも耐圧の低いトランジスタを有するＥＳＤ保護回路である。

内部回路１２が、第１電源線ＰＷ１に印加される第１電源電圧Ｖｄｄよりも耐圧の低いトランジスタを有している場合、図２に示すように、第１電源電圧Ｖｄｄが印加される回路（不図示）を保護するＨＶ保護回路１１と、内部回路１２を保護するためのＬＶ保護回路１５を設ける必要がある。そのため、保護回路を２つ設けることにより、回路面積が増加する。

一方、第１の実施形態に係る集積回路１００では、第１電源電圧Ｖｄｄが印加される回路（不図示）と内部回路１２とをＨＶ保護回路１１で保護できるように、遮断制御回路１３が設けられている。そのため、ＥＳＤ保護回路を２つ設ける必要がない。さらに、遮断制御回路１３の第３トランジスタ４３は、第２トランジスタ４２のオンオフ状態を切り替えるために設けられている。そのため、第３トランジスタ４３に大電流を流す必要が無く、サイズの小さいトランジスタを使用することができる。したがって、第１の実施形態に係る集積回路１００は、回路面積を小さくすることができる。

［第１の実施形態の変形例］
（集積回路１０１の構造）
第１の実施形態の変形例に係る集積回路１０１について、図５を参照して説明する。図５は第１の実施形態の変形例に係る集積回路１０１の回路構成の一例を示す回路図である。

第１の実施形態の変形例に係る集積回路１０１は、容量素子２２の一端が第１電源線ＰＷ１の、ＨＶ保護回路１１と第２トランジスタ４２のドレインとの間に接続され、抵抗素子２１の一端が容量素子２２の他端と接続されている点で、第１の実施形態に係る集積回路１００と異なる。また、抵抗素子の他端は接地電位と接続される。さらに、抵抗素子２１と容量素子２２との間と、第３トランジスタ４３のゲートとの間において、インバータが設けられていない。第１の実施形態に係る集積回路１００と重複する点については、記載を省略する。

第１の実施形態の変形例に係る集積回路１０１の動作について説明する。

ＥＳＤ動作時、第１電源（不図示）より、第１電源線ＰＷ１にＥＳＤによる正の電圧が印加されると、第１電源線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ＥＳＤによる電圧は、例えば、数千Ｖである。ここで、抵抗素子２１の抵抗値Ｒ１、及び容量素子２２の容量Ｃ２の積Ｒ１×Ｃ２（ＲＣ時定数）は、第１の実施形態に係る集積回路１００と同様、ＥＳＤで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が定められている。ＲＣ時定数の時間内では、容量素子２２と抵抗素子２１との間の電位は、第１電源線ＰＷ１の電位とほぼ同じとなる。これにより、第３トランジスタ４３のゲートに電圧がかかり、第３トランジスタ４３がオン状態になる。そのため、第３トランジスタ４３のドレインは接地電位となる。一方、第２トランジスタ４２のゲートには電圧がかからず、第２トランジスタ４２はオフ状態になる。そのため、第１電源線ＰＷ１に入力されたサージ電流は内部回路１２へ到達することなく、ＨＶ保護回路１１を通過し、接地へ排出される。

一方、第１電源線ＰＷ１にＥＳＤによる電圧が印加されない通常動作時においては、第１電源電圧Ｖｄｄは一定の値を維持する。そのため、容量素子２２には電荷が蓄積され、容量素子２２と抵抗素子２１との間の電位は第１電源線ＰＷ１の電位よりも低くなるため、第３トランジスタ４３はオフ状態を維持する。

第１の実施形態の変形例に係る集積回路１０１の構造、及び集積回路１０１の動作は、以上説明した点以外は、第１実施形態に係る集積回路１００の構造、及び集積回路１００の動作と同様である。また、第１の実施形態の変形例に係る集積回路１０１は、第１実施形態に係る集積回路１００と同様の効果を有する。

なお、図５では、容量素子２２と抵抗素子２１との間と、第３トランジスタ４３のゲートとの間において、インバータが設けられていない場合を示した。しかしながら、図６に示すように、容量素子２２と抵抗素子２１との間と、第３トランジスタ４３のゲートとの間には、複数のインバータが直列に接続されていても実施は可能である。この場合、ＥＳＤ動作時に第３トランジスタ４３がオフ状態を維持するよう複数のインバータを設ける。図６においては、一例として、容量素子２２と抵抗素子２１との間と第３トランジスタ４３のゲートとの間に、第１インバータ３１と第２インバータ３２が直列に接続されているよう示しており、ＥＳＤ動作時に第３トランジスタ４３がオフ状態を維持する。また、容量素子２２と抵抗素子２１との間と、第３トランジスタ４３のゲートとの間にインバータが設けられる場合においても、容量素子２２と抵抗素子２１との間と、第３トランジスタ４３のゲートとは電気的に接続されることとなる。

［第２の実施形態］
（集積回路２００の構造）
第２の実施形態に係る集積回路２００について、図３を参照して説明する。図３は第２の実施形態に係る集積回路２００の回路構成の一例を示す回路図である。

第２の実施形態に係る集積回路２００は、第１の実施形態に対して、ＨＶ保護回路１１が抵抗素子、容量素子、及びインバータを有するＲＣＴＭＯＳで構成される。遮断制御回路１３の抵抗素子２１と容量素子２２は、ＨＶ保護回路１１の抵抗素子と容量素子を利用する。遮断制御回路１３の第１インバータ３１は、ＨＶ保護回路１１のインバータを利用する。ここで、第１の実施形態に係る集積回路１００と重複する点については、記載を省略する。

ＨＶ保護回路１１は、抵抗素子２１と、容量素子２２と、第１インバータ３１と、第２インバータ３２と、第３インバータ３３と、第４トランジスタ４４と、を有する。抵抗素子２１の一端は、第１電源線ＰＷ１に接続される。容量素子２２の一端は抵抗素子２１の他端と接続され、容量素子２２の他端は接地電位と接続される。

第１インバータ３１の入力端子は、抵抗素子２１と容量素子２２との間に接続される。第２インバータ３２の入力端子は、第１インバータ３１の出力端子と接続される。第３インバータ３３の入力端子は、第２インバータ３２の出力端子と接続され、第３インバータ３３の出力端子は、第４トランジスタ４４のゲートと接続されている。すなわち、第１インバータ３１乃至第３インバータ３３は、抵抗素子２１と容量素子２２との間と、第４トランジスタ４４のゲートとの間に直列に接続されており、第１インバータ３１の出力端子と第４トランジスタ４４のゲートとの間、及び第２インバータ３２の出力端子と第４トランジスタ４４のゲートとの間は電気的に接続されている。第４トランジスタ４４のドレインは第１電源線ＰＷ１に接続され、ソースは接地電位に接続される。第４トランジスタ４４は、第１トランジスタ４１よりも耐圧の値が大きい。

第２トランジスタ４２のドレインは、第１電源線ＰＷ１を介して第４トランジスタ４４のドレインと接続され、第２トランジスタ４２のソースは、第１電源線ＰＷ１を介して内部回路１２と接続される。第２トランジスタ４２は、第４トランジスタ４４のドレインと内部回路１２との間の第１電源線ＰＷ１に流れる電流の導通と非導通を切り替える。

第３トランジスタ４３のゲートは、第１インバータ３１の出力端子側とパスＰ１によって電気的に接続される。すなわち、パスＰ１は第１インバータ３１と第４トランジスタ４４のゲートとの間と、第３トランジスタ４３のゲートとの間を電気的に接続する。

なお、図３では第１インバータ３１と第４トランジスタ４４のゲートとの間において、第２インバータ３２と第３インバータ３３とが直列に接続された場合を示した。しかしながら、第１インバータ３１のみでも実施は可能である。また、図９に示すように、第１インバータ３１と第４トランジスタ４４のゲートとの間に、直列に接続された少なくとも１つのインバータ３０が設けられていても実施は可能である。この場合においても、第１インバータ３１の出力端子と第４トランジスタ４４のゲートとは電気的に接続されることとなる。

さらに、図３では第３トランジスタ４３のゲートは、第１インバータ３１の出力端子を経由したパスＰ１に接続された場合を示した。しかしながら、図９に示すように、パスＰ１は、第１インバータ３１と第４トランジスタ４４のゲートとの間設けられた少なくとも１つのインバータ３０のうち、後述するＥＳＤ動作時、Ｈレベルを入力するインバータ３０の入力端子と、第３トランジスタ４３のゲートとを接続していてもよい。

また、図１０に示すように、直列に接続された少なくとも１つのインバータ３０がパスＰ１中に接続されていてもよい。パスＰ１中に接続された少なくとも１つのインバータ３０のうち、第３トランジスタ４３のゲートと直接接続されたインバータ３０の出力端子は、ＥＳＤ動作時にＨレベルを出力する。この場合においても、第１インバータ３１の出力端子側と、第３トランジスタ４３のゲートとは電気的に接続されることとなる。

（集積回路２００の動作）
第２の実施形態に係る集積回路２００の動作について説明する。

第１電源（不図示）より、第１電源線ＰＷ１にＥＳＤによる正の電圧が印加されると、第１電源線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ここで、第１の実施形態に係る集積回路１００と同様、抵抗素子２１、及び容量素子２２のＲＣ時定数よりもＥＳＤで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が定められている。そのため、第１インバータ３１の入力端子にはＬレベルが入力され、Ｈレベルが出力される。これにより、第３トランジスタ４３のゲートに電圧がかかり、第３トランジスタ４３がオン状態になる。そのため、第３トランジスタ４３のドレインは接地電位となる。一方、第２トランジスタ４２のゲートには電圧がかからず、第２トランジスタ４２はオフ状態になる。また、第２インバータ３２の入力端子にはＨレベルが入力され、Ｌレベルが出力される。第３インバータ３３の入力端子にはＬレベルが入力され、Ｈレベルが出力される。そのため、第４トランジスタ４４のゲートには電圧が印加され、第４トランジスタ４４がオン状態になる。これにより、サージ電流は第１電源線ＰＷ１から第４トランジスタ４４へ流れ、接地へ排出される。

（第２の実施形態の効果）
第２の実施形態に係る集積回路２００の効果について説明する。

前述したように、第２の実施形態に係る集積回路２００において、遮断制御回路１３の抵抗素子２１、容量素子２２、及び第１インバータ３１は、ＨＶ保護回路１１の抵抗素子、容量素子、及びインバータを利用する。そのため、第２の実施形態に係る集積回路２００においては、第３トランジスタ４３を設けるだけでよく、集積回路１００に対して半導体素子の面積をさらに小さくすることができる。

［第２の実施形態の変形例］
（集積回路２０１の構造）
第２の実施形態の変形例に係る集積回路２０１について、図７を参照して説明する。図７は第２の実施形態の変形例に係る集積回路２０１の回路構成の一例を示す回路図である。

第２の実施形態の変形例に係る集積回路２０１は、ＨＶ保護回路１１の容量素子２２の一端が第１電源線ＰＷ１に接続され、容量素子２２の他端は抵抗素子２１の一端と接続される点で第２の実施形態に係る集積回路２００と異なる。抵抗素子２１の他端は接地電位と接続される。また、容量素子２２と抵抗素子２１との間と、第４トランジスタ４４のゲートとの間に、第１インバータ３１と第２インバータ３２が直列に接続されており、第３トランジスタ４３のゲートは、第１インバータ３１の入力端子とパスＰ１によって電気的に接続される。第２の実施形態に係る集積回路２００と重複する点については、記載を省略する。

第２の実施形態の変形例に係る集積回路２０１の動作について説明する。

第１電源（不図示）より、第１電源線ＰＷ１にＥＳＤによる正の電圧が印加されると、第１電源線ＰＷ１の電荷量が大きくなり、第１電源線ＰＷ１の電位が上がる。ここで、第２の実施形態に係る集積回路２００と同様、容量素子２２、及び抵抗素子２１のＲＣ時定数よりもＥＳＤで生じる瞬間的なサージ電流流入の時間よりも十分長くなるように、Ｒ１とＣ２の値が定められている。そのため、第１インバータ３１の入力端子にはＨレベルが入力され、Ｌレベルが出力される。第２インバータ３２の入力端子にはＬレベルが入力され、Ｈレベルが出力される。これにより、第３トランジスタ４３のゲートに電圧がかかり、第３トランジスタ４３がオン状態になる。そのため、第３トランジスタ４３のドレインは接地電位となる。一方、第２トランジスタ４２のゲートには電圧がかからず、第２トランジスタ４２はオフ状態になる。また、第２インバータ３２の入力端子にはＬレベルが入力され、Ｈレベルが出力される。そのため、第４トランジスタ４４のゲートには電圧が印加され、第４トランジスタ４４がオン状態になる。これにより、サージ電流は第１電源線ＰＷ１から第４トランジスタ４４へ流れ、接地へ排出される。

第２の実施形態の変形例に係る集積回路２０１の構造、及び集積回路２０１の動作は、以上説明した点以外は、第２実施形態に係る集積回路２００の構造、及び集積回路２００の動作と同様である。また、第２の実施形態の変形例に係る集積回路２０１は、第２実施形態に係る集積回路２００と同様の効果を有する。

なお、図７では、容量素子２２と抵抗素子２１との間と、第４トランジスタ４４のゲートとの間において、第１インバータ３１と第２インバータ３２が設けられている場合を示した。しかしながら、容量素子２２と抵抗素子２１との間と、第４トランジスタ４４のゲートとの間に接続されるインバータの個数は２つに限らず、ＥＳＤ動作時に第４トランジスタ４４がオン状態となるよう第１インバータ３１の出力端子と、第４トランジスタ４４のゲートとの間に複数のインバータ３０が直列に接続されていても実施は可能である。また、第１インバータ３１と第３トランジスタ４３のゲートとの間に複数のインバータ３０が設けられる場合においても、第１インバータ３１の出力端子と第３トランジスタ４３のゲートとは電気的に接続されることとなる。

さらに、第３トランジスタ４３はＥＳＤ動作時にオン状態となるよう、第３トランジスタ４３のゲートが、容量素子２２と抵抗素子２１との間と第４トランジスタ４４のゲートとの間に直列に接続されている第１インバータ３１、第２インバータ３２、及びインバータ３０のうちＨレベルを出力するインバータの出力端子を経由したパスＰ１に接続されていても実施は可能である。一例として、図８に示すように、第３トランジスタ４３のゲートは、第２インバータ３２の出力端子とパスＰ１によって電気的に接続されていてもよい。この場合、第３トランジスタ４３のゲートは、第１インバータ３１の出力端子側とパスＰ１によって電気的に接続される。すなわち、パスＰ１は第１インバータ３１と第４トランジスタ４４のゲートとの間と、第３トランジスタ４３のゲートとの間を電気的に接続する。また、第２の実施形態に係る集積回路２００と同様、少なくとも１つのインバータ３０がパスＰ１中に接続されていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００、１０１、２００、２０１、３００集積回路
１１高電圧用保護回路（ＨＶ保護回路）
１２内部回路
１３遮断制御回路
１４制御回路
１５低電圧用保護回路（ＬＶ保護回路）
２１抵抗素子
２２容量素子
３０インバータ
３１第１インバータ
３２第２インバータ
３３第３インバータ
４１第１トランジスタ
４２第２トランジスタ
４３第３トランジスタ
４４第４トランジスタ
５１Ｆｕｓｅ素子
ＰＷ１第１電源線
Ｐ１パス

Claims

第１電源電圧が供給される第１電源線と、
前記第１電源線と接続された保護回路と、
ドレインまたはソースが前記第１電源線と接続され、耐圧の値が前記第１電源電圧よりも低い第１トランジスタを有する内部回路と、
前記保護回路と前記内部回路との間の前記第１電源線と接続され、前記保護回路と前記内部回路との間の前記第１電源線の導通と非導通を切り替える第２トランジスタと、
ＥＳＤ動作時、前記第２トランジスタをオフ状態とする遮断制御回路と、
を備えた集積回路。
前記遮断制御回路は、前記第１電源線と接地電位との間に直列に接続された抵抗素子と容量素子とを有する請求項１に記載の集積回路。
前記遮断制御回路は、
前記抵抗素子と前記容量素子の間に入力端子が接続された第１インバータと、
ゲートが前記第１インバータの出力端子と電気的に接続され、ドレインが前記第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、
をさらに有する請求項２に記載の集積回路。
前記遮断制御回路は、
前記第１インバータの出力端子と前記第３トランジスタのゲートとの間に、直列に接続された少なくとも１つのインバータと、
をさらに有する請求項３に記載の集積回路。
前記容量素子の一端は前記第１電源線と接続され、且つ前記抵抗素子は前記容量素子の他端と接地電位との間に接続されており、
前記遮断制御回路は、ゲートが前記容量素子と前記抵抗素子との間と電気的に接続され、ドレインが前記第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、
をさらに有する請求項２に記載の集積回路。
前記遮断制御回路は、
前記容量素子と前記抵抗素子の間に入力端子が接続された第１インバータと、
入力端子が前記第１インバータの出力端子と接続された第２インバータと、
をさらに有し、
前記第３トランジスタのゲートは前記第２インバータの出力端子に接続された、請求項５に記載の集積回路。
第１電源電圧が供給される第１電源線と、
ドレインまたはソースが前記第１電源線と接続され、耐圧の値が前記第１電源電圧よりも低い第１トランジスタを有する内部回路と、
前記第１電源線と接地電位との間に直列に接続された抵抗素子、及び容量素子と、
前記抵抗素子と前記容量素子の間に入力端子が接続された第１インバータと、
ゲートが前記第１インバータの出力端子と電気的に接続され、ドレインが前記第１電源線と接続され、ソースが接地電位に接続された第４トランジスタと、
を有する保護回路と、
前記第４トランジスタのドレインと前記内部回路との間の前記第１電源線と接続され、前記第４トランジスタのドレインと前記内部回路との間の前記第１電源線の導通と非導通を切り替える第２トランジスタと、
ゲートがパスによって前記第１インバータの出力端子側と電気的に接続され、ドレインが前記第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、
を備えた遮断制御回路と、
を備えた集積回路。
前記保護回路は、
前記第１インバータの出力端子に入力端子が接続された第２インバータと、
をさらに有し、
前記第２インバータの出力端子は、前記第４トランジスタのゲートと電気的に接続された請求項７に記載の集積回路。
前記保護回路は、
前記第１インバータの出力端子と前記第４トランジスタのゲートとの間に、直列に接続された少なくとも１つのインバータと、
をさらに有し、
前記パスは、ＥＳＤ動作時、Ｈレベルが入力される前記インバータの入力端子と前記第３トランジスタのゲートとを電気的に接続する請求項７に記載の集積回路。
第１電源電圧が供給される第１電源線と、
ドレインまたはソースが前記第１電源線と接続され、耐圧の値が前記第１電源電圧よりも低い第１トランジスタを有する内部回路と、
一端が前記第１電源線に接続された容量素子と、
一端が前記容量素子の他端と接続され、他端が接地電位との間に接続された抵抗素子と、
前記抵抗素子と前記容量素子の間に入力端子が接続された第１インバータと、
前記第１インバータの出力端子に入力端子が接続された第２インバータと、
ゲートが前記第２インバータの出力端子と電気的に接続され、ドレインが前記第１電源線と接続され、ソースが接地電位に接続された第４トランジスタと、
を有する保護回路と、
前記第４トランジスタのドレインと前記内部回路との間の前記第１電源線と接続され、前記第４トランジスタのドレインと前記内部回路との間の前記第１電源線の導通と非導通を切り替える第２トランジスタと、
ゲートがパスによって前記第１インバータの入力端子と電気的に接続され、ドレインが前記第２トランジスタのゲートに接続され、ソースが接地電位に接続された第３トランジスタと、
を備えた遮断制御回路と、
を備えた集積回路。
前記抵抗素子は一端が前記第１電源線と接続され、
前記容量素子は一端が前記抵抗素子の他端と接続され、他端が接地電位に接続された請求項２、３、４、７、８、９のいずれか１つに記載の集積回路。
前記第２トランジスタのゲートと接続された制御回路をさらに備える請求項１乃至１１いずれか１つに記載の集積回路。
前記第１トランジスタと、前記第１電源線との間に、Ｆｕｓｅ素子が接続されている請求項１乃至１２いずれか１つに記載の集積回路。
前記Ｆｕｓｅ素子が溶断されている請求項１３に記載の集積回路。